CN116184350A - 基于单fpga的雷达信号可变规模并行处理平台及方法 - Google Patents

Abstract

本发明公开了基于单FPGA的雷达信号可变规模并行处理平台及方法，该处理平台包括一个FPGA芯片，FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块、雷达信号处理模块、目标检测模块和数据传输模块；雷达信号处理模块，用于根据基础参数，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。本发明既能满足小型化需求，又可提高雷达信号处理工作效率，还可根据实际需求灵活修改实现方案。

Description

基于单FPGA的雷达信号可变规模并行处理平台及方法

技术领域

本发明涉及雷达信号处理技术领域，具体涉及基于单FPGA的雷达信号可变规模并行处理平台及方法。

背景技术

现在主流雷达信号处理系统一般采用DSP+FPGA等嵌入式平台，一般而言FPGA平台完成雷达信号预处理流程，DSP完成目标检测、数量估计、目标航迹跟踪等数据处理流程。

现有的DSP+FPGA嵌入式雷达信号处理平台涉及多个芯片开发，整个系统复杂，难度较大，且设备体积及功耗受限，无法满足小型化需求。

发明内容

本发明目的在于提供基于单FPGA的雷达信号可变规模并行处理平台及方法，通过将雷达信号的处理集成到一个FPGA上，且结合DDR行列转换的设计实现并行处理；本发明既能满足小型化需求，又可提高雷达信号处理工作效率，还可根据实际需求灵活修改实现方案。

本发明通过下述技术方案实现：

第一方面，本发明提供了基于单FPGA的雷达信号可变规模并行处理平台，该处理平台包括一个FPGA芯片，所述FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块和雷达信号处理模块；

数据协议处理模块，用于根据通信协议，将上位机下发的控制信息和配置信息解析为基础参数并发送至各个模块；

数字变频模块，用于根据数字变频参数进行配置，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；

DBF合成模块，用于根据DBF参数进行配置，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数，且N大于M；

雷达信号发射模块，用于根据雷达发射控制参数进行配置，进行雷达信号发射控制；

雷达信号接收模块，用于根据雷达接收控制参数进行配置，结合M路数字合成信号进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；

雷达信号处理模块，用于根据快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。

进一步地，所述基础参数包括数字变频参数、DBF参数、雷达发射控制参数、雷达接收控制参数、目标检测参数和雷达信号处理参数；

所述数字变频参数用于发送至数字变频模块；

所述DBF参数用于发送至DBF合成模块；

所述雷达发射控制参数用于发送至雷达信号发射模块；

所述雷达接收控制参数用于发送至雷达信号接收模块；

所述目标检测参数用于发送至目标检测模块；

所述雷达信号处理参数用于发送至雷达信号处理模块。

进一步地，所述发射控制参数包括发射脉冲宽度和发射周期；

所述接收控制参数包括脉冲压缩长度、相干积累次数和接收周期；

所述数字变频参数包括接收中频频率；

所述目标检测参数包括CFAR平均点数、CFAR保护点数和CFAR阈值门限；

所述雷达信号处理参数包括快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度。

进一步地，所述快速傅里叶变换FFT的长度等于所述脉冲压缩长度；

所述逆快速傅里叶变换IFFT的长度等于所述相干积累次数。

进一步地，该处理平台还包括集成于FPGA芯片上的目标检测模块和数据传输模块；

目标检测模块，用于从DDR存储器中按行顺序读取最终雷达信号处理结果，在读取的同时对最终雷达信号处理结果进行求模运算，计算脉冲压缩长度内的平均幅度和信号峰值，并结合门限参数得到目标检测门限；根据所述目标检测门限和所述信号峰值进行比较，得到目标检测结果；其中，若所述信号峰值大于所述检测门限，则认为该雷达信号是真目标，否则该雷达信号不是真目标，并丢弃该信号峰值；另外，在计算平均幅度的过程中同时查找信号峰值，方法为将连续三个点的值进行比较，如果中间点的值同时大于两边点的值，则认为是信号峰值；

数据传输模块，用于将目标检测结果传输至上位机。

进一步地，所述脉冲压缩处理，包括：

对雷达接收回波信号进行FFT运算，得到第一运算结果；

将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；

将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中。

其中，DDR存储器是双倍数据速率存储器。

进一步地，所述的基于行列转换法对所述脉冲压缩处理结果进行列转换，包括：

假设所述脉冲压缩处理结果是一个M x N的矩阵，其中M代表行的大小，N代表列的大小；

在进行DDR存储器写入时，首先将DDR存储器用户地址划分为行区域与列区域，然后根据DDR存储器读写特性以及并行处理的需求，将串行输入的n个位宽为x的脉冲压缩数据转换为一个位宽为n*x的数据；结合雷达运算特点，在所述脉冲压缩数据进行存储时将行索引转换为列地址，在切换脉冲压缩的列索引转换为行地址使用；其中n为大于0的正整数；

在进行DDR存储器读取时，按地址顺序读取所述脉冲压缩处理结果中的数据即可。

进一步地，所述的对列转换后的脉冲压缩处理结果进行相关积累处理，包括：

根据列转换后的脉冲压缩处理结果，按列从DDR存储器读取脉冲压缩处理结果，并基于FFT运算进行相干积累运算，得到相干积累运算结果作为最终雷达信号处理结果；及将所述最终雷达信号处理结果进行乱序存储于DDR存储器中。

第二方面，本发明又提供了基于单FPGA的雷达信号可变规模并行处理方法，该方法应用于所述的基于单FPGA的雷达信号可变规模并行处理平台；该方法包括：

所述的基于单FPGA的雷达信号可变规模并行处理平台开机后，根据上位机下发的控制信息和配置信息，进行各项基础参数的配置，并进入待机模式等待雷达工作指令；

当收到雷达工作指令，所述的基于单FPGA的雷达信号可变规模并行处理平台根据已经配置好的各项基础参数进行以下雷达信号处理：

根据数字变频参数，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；

根据DBF参数和雷达基带信号，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数，且N大于M；

根据雷达发射控制参数，进行雷达发射控制；及根据雷达接收控制参数和M路数字合成信号，进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；

根据快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。

进一步地，该方法还包括：

基于最终雷达信号处理结果进行目标检测，得到目标检测结果；并将目标检测结果传输至上位机。

进一步地，所述的对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果，包括：

对雷达接收回波信号进行FFT运算，得到第一运算结果；

将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；

将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中；

基于行列转换法对所述脉冲压缩处理结果进行列转换，得到列转换后的脉冲压缩处理结果；

根据列转换后的脉冲压缩处理结果，按列从DDR存储器读取脉冲压缩处理结果，并基于FFT运算进行相干积累运算，得到相干积累运算结果作为最终雷达信号处理结果；及将所述最终雷达信号处理结果进行乱序存储于DDR存储器中。

其中，所述基于行列转换法对所述脉冲压缩处理结果进行列转换，包括：

假设所述脉冲压缩处理结果是一个M x N的矩阵，其中M代表行的大小，N代表列的大小；

在进行DDR存储器写入时，首先将DDR存储器用户地址划分为行区域与列区域，然后根据DDR存储器读写特性以及并行处理的需求，将串行输入的n个位宽为x的脉冲压缩数据转换为一个位宽为n*x的数据；结合雷达运算特点，在所述脉冲压缩数据进行存储时将行索引转换为列地址，在切换脉冲压缩的列索引转换为行地址使用；

在进行DDR存储器读取时，按地址顺序读取所述脉冲压缩处理结果中的数据即可。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明基于单FPGA的雷达信号可变规模并行处理平台及方法，本发明实现了可变规模的FPGA实时并行处理方法，一是雷达信号处理在可变规模的并行处理方法，二是为满足雷达信号处理特性以及DDR使用效率特性，而设计的DDR行列转换的实现方法。本系统通过FPGA的计算资源丰富以及并行处理的特点，完成了可变规模的雷达信号并行处理技术，在提高雷达信号处理的工作效率的同时，又具备设备小型化、低功耗等特点，可适应各种平台适配需求。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明基于单FPGA的雷达信号可变规模并行处理平台工作流程图；

图2为本发明基于单FPGA的雷达信号可变规模并行处理平台框图；

图3为本发明数据协议处理模块流程图；

图4为本发明数字变频模块框图；

图5为本发明DBF合成模块框图；

图6为本发明雷达信号发射模块框图；

图7为本发明雷达信号接收模块框图；

图8为本发明脉冲压缩处理框图；

图9为本发明相干积累处理框图；

图10为本发明DDR读写行列转换处理框图；

图11为本发明目标检测模块框图。

具体实施方式

在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。

在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。

在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。

应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。

在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1

如图2所示，本发明基于单FPGA的雷达信号可变规模并行处理平台，该处理平台包括一个FPGA芯片，所述FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块、雷达信号处理模块、目标检测模块和数据传输模块；

数据协议处理模块，用于根据通信协议，将上位机下发的控制信息和配置信息解析为基础参数并发送至各个模块；

其中，基础参数包括数字变频参数、DBF参数、雷达发射控制参数、雷达接收控制参数、目标检测参数和雷达信号处理参数；所述数字变频参数用于发送至数字变频模块；所述DBF参数用于发送至DBF合成模块；所述雷达发射控制参数用于发送至雷达信号发射模块；所述雷达接收控制参数用于发送至雷达信号接收模块；所述目标检测参数用于发送至目标检测模块；所述雷达信号处理参数用于发送至雷达信号处理模块。如图3所示。具体地，所述发射控制参数包括发射脉冲宽度和发射周期；所述接收控制参数包括脉冲压缩长度、相干积累次数和接收周期；所述数字变频参数包括接收中频频率；所述目标检测参数包括CFAR平均点数、CFAR保护点数和CFAR阈值门限；所述雷达信号处理参数包括快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度。

同时，FPGA芯片会根据接收控制参数中的脉冲压缩长度对雷达发射波形读取，并对其进行FFT计算，以得到脉冲压缩匹配滤波系数。

数字变频模块，用于根据数字变频参数进行配置，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，频率精度为处理时钟除以2的n次方(n为频率精度的位宽)，支持多路并行处理，可根据AD的数据格式灵活改变并行处理数量，最后得到N路雷达基带信号；数字变频模块的内部处理框图如图4所示。

DBF合成模块，用于根据DBF参数进行配置，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数，且N大于M；具体地，可将N路雷达回波信号合成为M路数据进行后续雷达信号处理。DBF合成模块的内部处理框图如图5所示。

雷达信号发射模块，用于根据系统要求进行发射周期和发射次数的设置，然后根据设置好的雷达发射控制参数，进行雷达发射控制；雷达信号发射模块框图如图6所示。

雷达信号接收模块，用于根据雷达接收控制参数和M路数字合成信号，进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；雷达信号接收模块框图如图7所示。

雷达信号处理模块，用于根据快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。

具体地，根据系统参数设置的快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度，对有效的雷达接收回波信号进行脉冲压缩运算，将得到的结果送入DDR存储器进行缓存，如图8所示。然后根据逆快速傅里叶变换IFFT的长度的设置进行相干积累运算，最后将处理结果送入DDR存储器进行缓存等待下一步处理。

目标检测模块，用于从DDR存储器中按行顺序读取最终雷达信号处理结果，在读取的同时对最终雷达信号处理结果进行求模运算，计算脉冲压缩长度内的平均幅度和信号峰值，并结合门限参数得到目标检测门限；根据所述目标检测门限和所述信号峰值进行比较，得到目标检测结果；其中，若所述信号峰值大于所述检测门限，则认为该雷达信号是真目标，否则该雷达信号不是真目标，并丢弃该信号峰值；另外，在计算平均幅度的过程中同时查找信号峰值，方法为将连续三个点的值进行比较，如果中间点的值同时大于两边点的值，则认为是信号峰值；

数据传输模块，用于将目标检测结果传输至上位机。数据传输模块可根据用户上位机接口的不同而灵活适配，如以太网、PCIE或串口等。

作为进一步地实施，所述快速傅里叶变换FFT的长度等于所述脉冲压缩长度；

所述逆快速傅里叶变换IFFT的长度等于所述相干积累次数。

作为进一步地实施，如图8所示脉冲压缩处理主要包含以下几个步骤：

对雷达接收回波信号进行FFT运算，得到第一运算结果；

将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；

将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中。其中，DDR存储器是双倍数据速率存储器。

如图9所示，相干积累运算主要是做FFT运算，但是运算所需要的数据是脉冲压缩处理结果按“列”排序的顺序进行的；而脉冲压缩处理结果是按“行”的顺序进行存储的，如何结合DDR存储器的特性对“行”与“列”进行适当的转换是设计中的重点。

DDR存储器的读写都是突发性读写，在单次突发读写中读写顺序都是连续的，连续读写带宽可以达到满带宽，而乱序读写时带宽只有连续读写带宽的25％。同时雷达信号处理在运算时有“先行后列”的顺序。为适应以上两个特性，同时满足提高处理效率的需求，在DDR存储器读写时进行了行列转化的设计，基于行列转换法对所述脉冲压缩处理结果进行列转换，具体设计方法如下：

假设所述脉冲压缩处理结果是一个M x N的矩阵，其中M代表“行”的大小，N代表“列”的大小；在进行DDR存储器写入时，首先将DDR存储器用户地址划分为“行”区域与“列”区域，然后根据DDR存储器读写特性以及并行处理的需求，将串行输入的n个(n为可变规模)位宽为“x”的脉冲压缩数据转换为一个位宽为“n*x”的数据；结合雷达运算特点，在所述脉冲压缩数据进行存储时将“行”索引转换为“列”地址，在切换脉冲压缩的“列”索引转换为“行”地址使用；在进行DDR存储器读取时，按地址顺序读取所述脉冲压缩处理结果中的数据即可。如图10所示，图10为DDR存储器读写行列转换处理框图。

以上设计的结果是：在DDR存储器写入数据时虽然是乱序写入，但是用数据缓存的方式减少对DDR存储器的读写次数，适应了DDR存储器读写的特性，在读取时按顺序读取，读写带宽将大幅提高，在串行化系数n与读写次数比例大于等于4:1的时候，读写带宽会达到最大值；当进行数据的单次读取时等于读取了n列数据，因此可以进行n路并行相干积累的处理，满足并行处理的需求，进一步提高处理效率。在完成雷达信号的脉冲压缩及相干积累处理后，将数据再次写入DDR存储器，等待目标检测模块处理。

作为进一步地实施，目标检测模块框图见图11，目标检测模块的执行过程为：首先“顺序”读取相干积累数据，然后进行CFAR检测找出“峰值”，计算出目标距离与速度，然后根据和差通道的“峰值”进行目标的角度计算。

工作原理是：

本发明实现了可变规模的FPGA实时并行处理方法，一是雷达信号处理在可变规模的并行处理方法，二是为满足雷达信号处理特性以及DDR使用效率特性，而设计的DDR行列转换的实现方法。本系统通过FPGA的计算资源丰富以及并行处理的特点，完成了可变规模的雷达信号并行处理技术，在提高雷达信号处理的工作效率的同时，又具备设备小型化、低功耗等特点，可适应各种平台适配需求。

关于DDR行列转换的实现方法(即行列转换法)，本发明是结合DDR存储器读写特性与雷达信号处理特点，实现“行列转换”的DDR读写方法。

DDR读写特性：DDR颗粒分为bank(区)，row(行)，column(列)，DDR的读写操作通常只有在地址连续的时候，读写带宽才能接近理论带宽。

雷达信号处理特点：雷达信号处理一般为二维矩阵数据，在处理时需要对矩阵的连续“行”或连续“列”的顺序进行读写操作，这样的读写顺序势必会导致DDR读写效率降低。

本发明提出的“行列转换法”的DDR读写方法，是在雷达信号处理在需要“行”写操作的时候，将“行”写地址作为“列”进行编码，同时对数据长度与DDR在乱序读写时的有效带宽进行匹配以达到DDR读写效率提高的目的。这样做的好处是，对将多个输入数据进行缓存，在达到一定数量后进行一次写操作，这样即使是乱序写入导致带宽降低，但是写的次数变少了，如果将写的次数与带宽降低的倍数进行匹配，将会用多个数据的单次写入操作抵消乱序读写导致带宽降低的问题。由于在写入时是按照“列”的地址顺序进行操作的，那么在读取时就可以按照“行”的顺序进行读取，连续“行”的读取基本可以达到理论带宽，同时，在读取数据时是单次读取的是多“列”数据，因此在多次读取雷达信号处理所需的“列”数据后，就可完成多“列”数据的并行处理。

本发明提出的“行列转换法”的DDR读写方法可根据矩阵的大小灵活配置“行”、“列”地址的宽度，还可根据雷达信号处理的通道数量灵活配置并行处理程度以进一步提高信号处理的效率。

实施例2

如图1所示，本实施例与实施例1的区别在于，本实施例又提供了基于单FPGA的雷达信号可变规模并行处理方法，该方法应用于所述的基于单FPGA的雷达信号可变规模并行处理平台；该方法包括：

所述的基于单FPGA的雷达信号可变规模并行处理平台开机后，根据上位机下发的控制信息和配置信息，进行各项基础参数的配置，并进入待机模式等待雷达工作指令；

当收到雷达工作指令，所述的基于单FPGA的雷达信号可变规模并行处理平台根据已经配置好的各项基础参数进行以下雷达信号处理：

根据数字变频参数，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；

根据DBF参数和雷达基带信号，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数，且N大于M；

根据雷达发射控制参数，进行雷达发射控制；及根据雷达接收控制参数和M路数字合成信号，进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；

根据快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。

作为进一步地实施，该方法还包括：

基于最终雷达信号处理结果进行目标检测，得到目标检测结果；并将目标检测结果传输至上位机。

作为进一步地实施，所述的对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果，包括：

对雷达接收回波信号进行FFT运算，得到第一运算结果；

将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；

将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中；

基于行列转换法对所述脉冲压缩处理结果进行列转换，得到列转换后的脉冲压缩处理结果；

根据列转换后的脉冲压缩处理结果，按列从DDR存储器读取脉冲压缩处理结果，并基于FFT运算进行相干积累运算，得到相干积累运算结果作为最终雷达信号处理结果；及将所述最终雷达信号处理结果进行乱序存储于DDR存储器中。

其中，所述基于行列转换法对所述脉冲压缩处理结果进行列转换，包括：

假设所述脉冲压缩处理结果是一个M x N的矩阵，其中M代表行的大小，N代表列的大小；

在进行DDR存储器写入时，首先将DDR存储器用户地址划分为行区域与列区域，然后根据DDR存储器读写特性以及并行处理的需求，将串行输入的n个位宽为x的脉冲压缩数据转换为一个位宽为n*x的数据；结合雷达运算特点，在所述脉冲压缩数据进行存储时将行索引转换为列地址，在切换脉冲压缩的列索引转换为行地址使用；

在进行DDR存储器读取时，按地址顺序读取所述脉冲压缩处理结果中的数据即可。

如图1所示，工作过程为：处理平台开机后会根据上位机的控制命令进行各项参数的配置，然后进入待机模式等待雷达工作指令；当雷达工作指令下发后，处理平台会根据已经配置好的各项参数进行工作，工作流程为：第一步对接收信号进行数字下变频；第二步对下变频后的接收信号进行DBF合成；第三步对DBF合成后的接收信号进行脉冲压缩运算；第四步将脉冲压缩运算结果进行“顺序”存储；第五步对已存储的脉冲压缩运算结果“乱序”读取后进行相干积累运算；第六步将相干积累运算结果进行“乱序”存储；第七步“顺序”读取相干积累数据，然后进行CFAR检测找出“峰值”，计算出目标距离与速度，然后根据和差通道的“峰值”进行目标的角度计算；第八步将第七步的结果按照用户定义的数据协议进行数据上报。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，该处理平台包括一个FPGA芯片，所述FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块和雷达信号处理模块；

数据协议处理模块，用于根据通信协议，将上位机下发的控制信息和配置信息解析为基础参数并发送至各个模块；

数字变频模块，用于根据基础参数进行配置，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；

DBF合成模块，用于根据基础参数进行配置，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数；

雷达信号发射模块，用于根据基础参数进行配置，进行雷达信号发射控制；

雷达信号接收模块，用于根据基础参数进行配置，结合M路数字合成信号进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；

雷达信号处理模块，用于根据基础参数，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。

2.根据权利要求1所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述基础参数包括数字变频参数、DBF参数、雷达发射控制参数、雷达接收控制参数、目标检测参数和雷达信号处理参数；

所述数字变频参数用于发送至数字变频模块；

所述DBF参数用于发送至DBF合成模块；

所述雷达发射控制参数用于发送至雷达信号发射模块；

所述雷达接收控制参数用于发送至雷达信号接收模块；

所述目标检测参数用于发送至目标检测模块；

所述雷达信号处理参数用于发送至雷达信号处理模块。

3.根据权利要求2所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述发射控制参数包括发射脉冲宽度和发射周期；

所述接收控制参数包括脉冲压缩长度、相干积累次数和接收周期；

所述数字变频参数包括接收中频频率；

所述目标检测参数包括CFAR平均点数、CFAR保护点数和CFAR阈值门限；

所述雷达信号处理参数包括快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度。

4.根据权利要求3所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述快速傅里叶变换FFT的长度等于所述脉冲压缩长度；

所述逆快速傅里叶变换IFFT的长度等于所述相干积累次数。

5.根据权利要求1所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，该处理平台还包括集成于FPGA芯片上的目标检测模块和数据传输模块；

目标检测模块，用于从DDR存储器中按行顺序读取最终雷达信号处理结果，在读取的同时对最终雷达信号处理结果进行求模运算，计算脉冲压缩长度内的平均幅度和信号峰值，并结合门限参数得到目标检测门限；根据所述目标检测门限和所述信号峰值进行比较，得到目标检测结果；其中，若所述信号峰值大于所述检测门限，则认为该雷达信号是真目标，否则该雷达信号不是真目标，并丢弃该信号峰值；

数据传输模块，用于将目标检测结果传输至上位机。

6.根据权利要求1所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述脉冲压缩处理，包括：

对雷达接收回波信号进行FFT运算，得到第一运算结果；

将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；

将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中。

7.根据权利要求6所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述的基于行列转换法对所述脉冲压缩处理结果进行列转换，包括：

假设所述脉冲压缩处理结果是一个M x N的矩阵，其中M代表行的大小，N代表列的大小；

在进行DDR存储器写入时，首先将DDR存储器用户地址划分为行区域与列区域，然后根据DDR存储器读写特性以及并行处理的需求，将串行输入的n个位宽为x的脉冲压缩数据转换为一个位宽为n*x的数据；在所述脉冲压缩数据进行存储时将行索引转换为列地址，在切换脉冲压缩的列索引转换为行地址使用；其中n为正整数；

在进行DDR存储器读取时，按地址顺序读取所述脉冲压缩处理结果中的数据即可。

8.根据权利要求7所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述的对列转换后的脉冲压缩处理结果进行相关积累处理，包括：

根据列转换后的脉冲压缩处理结果，按列从DDR存储器读取脉冲压缩处理结果，并基于FFT运算进行相干积累运算，得到相干积累运算结果作为最终雷达信号处理结果；及将所述最终雷达信号处理结果进行乱序存储于DDR存储器中。

9.基于单FPGA的雷达信号可变规模并行处理方法，其特征在于，该方法包括：

所述的基于单FPGA的雷达信号可变规模并行处理平台开机后，根据上位机下发的控制信息和配置信息，进行各项基础参数的配置，并进入待机模式等待雷达工作指令；

当收到雷达工作指令，所述的基于单FPGA的雷达信号可变规模并行处理平台根据已经配置好的各项基础参数进行以下雷达信号处理：

根据基础参数，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；

根据基础参数和雷达基带信号，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；

根据基础参数，进行雷达发射控制；及根据基础参数和M路数字合成信号，进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；

根据基础参数，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。

10.根据权利要求9所述的基于单FPGA的雷达信号可变规模并行处理方法，其特征在于，所述的对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果，包括：

对雷达接收回波信号进行FFT运算，得到第一运算结果；

将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；

将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中；

基于行列转换法对所述脉冲压缩处理结果进行列转换，得到列转换后的脉冲压缩处理结果；

根据列转换后的脉冲压缩处理结果，按列从DDR存储器读取脉冲压缩处理结果，并基于FFT运算进行相干积累运算，得到相干积累运算结果作为最终雷达信号处理结果；及将所述最终雷达信号处理结果进行乱序存储于DDR存储器中。

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