CN102683272B

CN102683272B - 一种用于45纳米及以下技术节点的金属前介质集成工艺

Info

Publication number: CN102683272B
Application number: CN201210136032.5A
Authority: CN
Inventors: 郑春生; 张文广; 徐强; 陈玉文
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2012-05-04
Filing date: 2012-05-04
Publication date: 2014-07-02
Anticipated expiration: 2032-05-04
Also published as: CN102683272A

Abstract

本发明公开一种用于45纳米及以下技术节点的金属前介质集成工艺，其中，包括：S1：提供一半导体衬底，所述半导体衬底上形成有器件层；S2：在所述半导体衬底上依次沉积张应力氮化硅层和HARP膜；S3：对所述HARP膜进行氮气、氧气、臭氧等离子体处理；S4：在所述HARP膜上沉积PETEOS氧化硅层；S5：进行化学机械研磨工艺，直至暴露出所述HARP膜的表面；S6：再次对所述HARP膜进行氮气、氧气、臭氧等离子体处理；S7：在所述HARP膜和PETEOS氧化硅层中形成通孔之后，利用包含氮气、氧气、臭氧等离子体同时对所述HARP膜从PETEOS氧化硅层中外露的部分以及在通孔中外露的部分进行处理；S8：通过通孔对所述氮化硅层进行刻蚀，以刻蚀掉所述氮化硅层位于通孔底部的区域。

Description

一种用于45纳米及以下技术节点的金属前介质集成工艺

技术领域

本发明涉及一种集成工艺的技术领域，尤其涉及一种用于45纳米及以下技术节点的金属前介质集成工艺。

背景技术

进入45纳米技术节点之后，应用材料公司的专利技术高纵深比工艺HARP（High Aspect Ratio Process）大规模应用与浅沟槽隔离STI（Silicon Trench Isolation）和金属前介质PMD（Pre-Metal Dielectric）结构的空隙填充工艺中。该技术不但能满足技术节点空隙填充的需求，而且因为其内在拉应力的作用，对NMOS器件性能也有很好的促进作用。

但是采用HARP工艺沉积得到的介电质材料也有其缺点，比如说因为采用四乙基原硅酸盐（TEOS）作为反应物而且反应不完全而留存很多活性键结构等，当材料暴露在开放环境中时，非常容易造成材料性质的改变，图1为HARP膜（film）应力随时间变化的曲线的示意图，请参见图1所示。比如应力会随着时间的增加因为吸收水汽而降低很多，因此这些结构需要在集成工艺中采取办法加以消除，以获得性质稳定的介电质。在实际操作中，针对STI集成工艺，采用了高温的热处理工艺来消除这些不稳定结构；但是针对PMD集成工艺，因为前工艺NiSi的引入，使高温的后续热处理不可能被采用。

在2006年度Symposium on VLSI Technology Digest of Technical Papers的文章“Pre-Metal Dielectric Stress Engineering by a Novel Plasma Treatment and Integration Scheme for NMOS Performance Improvement”中，提出了一种改进工艺，图2为现有工艺处理示意图，图3为不同等离子对HARP膜应力影响的示意图，图4为离子收益和等离子工艺条件的示意图，请参见图2、图3和图4所示。可以对HARP材料进行氮气（N2），氧气（O2）或者臭氧（O3）等离子体处理，提高介电质内部应力并且提高NMOS的离子（Ion）最高达10%。

但是文章中没有评估等离子处理后的时间效应，因此特别通过对控片上的HARP沉积薄膜进行的一系列实验，得到以下结果：

图5为等离子处理后HARP膜内部应力随时间变化的曲线的示意图，请参见图5所示。单纯氮气（N2）等离子体处理后HARP膜的应力随着时间的变化而逐渐降低，即氮气（N2）等离子体处理并没有从根本上彻底改变内部结构，材料仍然会在较短时间内因为吸水而降低内部应力；

单纯氧气（O2）/臭氧（O3）等离子体处理后，材料的应力非常稳定，不会随着时间的变化而变化，这是因为在材料表面形成了一层相对致密的氧化物，对外部的水汽起到比较好的隔绝作用。对于这一点，文章中并没有揭示。

在图2所示的工艺流程中，实际上PMD-CMP之后的等离子处理（plasma treatment）并不会对源漏（S/D）区上面的HARP膜产生作用，而仅仅对栅极上方的局部HARP膜产生正面作用，而且在通孔（CT hole）形成后HARP膜会直接暴露在空气中，图6为现有工艺流程图，请参见图6所示。

发明内容

本发明的目的在于提供一种用于45纳米及以下技术节点的金属前介质集成工艺，通过改进45纳米现有金属前介质的集成工艺，达到增进并稳定前介质HARP介质层内部的拉应力作用，从而改进NMOS器件的性能。

为了实现上述目的，本发明采取的技术方案为：

一种用于45纳米及以下技术节点的金属前介质集成工艺，其中，包括：S1：提供一半导体衬底，所述半导体衬底上形成有器件层；S2：在所述半导体衬底上依次沉积张应力氮化硅层和HARP膜；S3：对所述HARP膜进行氮气、氧气、臭氧等离子体处理；S4：在所述HARP膜上沉积PETEOS氧化硅层；S5：进行化学机械研磨工艺，直至暴露出所述HARP膜的表面；S6：再次对所述HARP膜进行氮气、氧气、臭氧等离子体处理；S7：在所述HARP膜和PETEOS氧化硅层中形成通孔之后，利用包含氮气、氧气、臭氧等离子体同时对所述HARP膜从PETEOS氧化硅层中外露的部分以及在通孔中外露的部分进行处理；S8：通过通孔对所述氮化硅层进行刻蚀，以刻蚀掉所述氮化硅层位于通孔底部的区域。

上述的一种用于45纳米及以下技术节点的金属前介质集成工艺，其中，步骤S3中：等离子体处理包括两个步骤，首先采用氮气对HARP膜进行等离子体处理；再采用氧气、臭氧对所述HARP膜进行等离子体处理。

上述的一种用于45纳米及以下技术节点的金属前介质集成工艺，其中，步骤S6中：等离子体处理包括两个步骤，首先采用氮气对HARP膜进行等离子体处理；再采用氧气、臭氧对所述HARP膜进行等离子体处理。

上述的一种用于45纳米及以下技术节点的金属前介质集成工艺，其中，所述步骤S3和步骤S4在同一腔室内进行。

上述的一种用于45纳米及以下技术节点的金属前介质集成工艺，其中，所述步骤S3和步骤S4在不同的腔室内进行。

本发明由于采用了上述技术，使之具有的积极效果是：

（1）HARP膜的应力可以从+200MPa提高到+400~500MPa之间，相应地可有效提高NMOS的电性能。

（2）采用新的等离子处理工艺，可以有效地提高HARP膜的稳定性，从而获得稳定的性能提高。

附图说明

图1是HARP膜应力随时间变化的曲线的示意图。

图2是现有工艺处理示意图。

图3是不同等离子对HARP膜应力影响的示意图。

图4是离子收益和等离子工艺条件的示意图。

图5是等离子处理后HARP膜内部应力随时间变化的曲线的示意图。

图6是现有工艺流程图。

图7是本发明的一种用于45纳米及以下技术节点的金属前介质集成工艺的流程图。

图8A至图8F是本发明的一种用于45纳米及以下技术节点的金属前介质集成工艺中器件的剖面示意图。

具体实施方式

以下结合附图给出本发明一种用于45纳米及以下技术节点的金属前介质集成工艺的具体实施方式。

图7为本发明的一种用于45纳米及以下技术节点的金属前介质集成工艺的流程图。请参见图7所示，所述用于45纳米及以下技术节点的金属前介质层制造方法，包括以下步骤：

S1：提供一半导体衬底，所述半导体衬底上形成有器件层；

如图8A所示，所述半导体衬底1上形成有栅极11，在栅极11两侧形成有栅极间隙层（spacer）12，半导体衬底1中形成有源漏极（未示出）。半导体衬底1的材质可以为单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅（SOI）中的一种，在半导体衬底1中可以形成掺杂区，例如对于PMOS晶体管的半导体衬底中形成硼掺杂的P阱区。当然，所述半导体衬底1中还形成有隔离结构，用以通过隔离结构进行隔离，较佳的隔离结构为浅沟槽隔离（STI）。由于本发明的重点为金属前介质层的形成和处理过程，因此对于其它公知的部分不作详细描述，但是本领域技术人员应是知晓的。

S2：在半导体衬底上依次沉积张应力氮化硅层（Tensile Si3N4）和HARP膜；

如图8B所示，在半导体衬底1、栅极11以及栅极间隙层12上依次沉积张应力氮化硅层2和HARP膜3。

S3：对HARP膜进行等离子体处理；

如图8C所示，本发明的关键步骤是，在沉积PETEOS氧化硅层之前，先进行等离子体处理（plasma treatment）5，因而可以对所有区域的HARP 膜产生作用，从而确保获得稳定且处于较高拉应力状态的HARP 膜。

其中，步骤S3 采用两步进行等离子体处理，具体包括：先采用氮气或惰性气体对HARP膜进行等离子体处理，此步骤可以在PECVD或HDPCVD腔室内进行，加热器温度在300~500℃之间，反应压力在1~10Torr之间，所述氮气或惰性气体的流量在1000~10000sccm之间，HFRF（高频射频）功率在50~3000W之间，反应时间在5~600秒之间；然后，采用含氧气体对所述HARP膜进行等离子体处理，此步骤同样可以在PECVD或HDPCVD腔室内进行，所述含氧气体例如为O2或O3，加热器温度在300~500℃之间，反应压力在1~10Torr之间，所述O2或O3的流量在1000~10000sccm之间，HFRF（高频射频）功率在50~3000W之间，反应时间在5~600秒之间。

S4：在HARP膜上沉积PETEOS氧化硅（PETEOS oxide）层；

如图8D所示，在HARP膜3上沉积PETEOS氧化硅层4，PETEOS氧化硅层4就是以PETEOS作为反应物生成的SiO2。其中，所述步骤S3和步骤S4在不同的腔室内进行，过程中会打破真空；或者，所述步骤S3和步骤S4在同一腔室内顺序完成，过程中没有打破真空。

S5：进行化学机械研磨工艺，直至暴露出所述HARP膜的表面；

如图8E所示，当暴露出所述栅极11上方的HARP膜的表面时，即可停止化学机械研磨（CMP）工艺。

S6：再次对所述HARP膜进行等离子体处理；

如图8F所示，进行金属前介质层的化学机械研磨工艺（PMD-CMP）之后，再次进行等离子体处理（plasma treatment）6，以获得更加稳定且处于较高拉应力状态的HARP 膜。

S7：在HARP膜和PETEOS氧化硅层中形成通孔13之后，利用包含氮气、氧气、臭氧的等离子体同时对HARP膜从PETEOS氧化硅层中外露的部分以及在通孔13中外露的部分进行处理。此时通孔13还未接触到器件的有源区以及栅极11。

S8：通过通孔13对氮化硅层2进行刻蚀，以刻蚀掉氮化硅层2位于通孔13底部的区域。此时贯穿整个PETEOS、HARP膜以及氮化硅层2的通孔13接触到器件的源区、漏区以及栅极11，然后在通孔13中填充金属材料便可形成电性连接源区、漏区以及栅极11的金属栓/金属导线。

其中，步骤S6采用两步进行等离子体处理，具体包括：先采用氮气或惰性气体对HARP膜进行等离子体处理，此步骤可以在PECVD或HDPCVD腔室内进行，加热器温度在300~500℃之间，反应压力在1~10Torr之间，所述氮气或惰性气体的流量在1000~10000sccm之间，HFRF（高频射频）功率在50~3000W之间，反应时间在5~600秒之间；然后，采用含氧气体对所述HARP膜进行等离子体处理，此步骤同样可以在PECVD或HDPCVD腔室内进行，所述含氧气体例如为O2或O3，加热器温度在300~500℃之间，反应压力在1~10Torr之间，所述O2或O3的流量在1000~10000sccm之间，HFRF（高频射频）功率在50~3000W之间，反应时间在5~600秒之间。

综上所述，使用本发明的一种用于45纳米及以下技术节点的金属前介质集成工艺，HARP膜的应力可以从+200MPa提高到+400~500MPa之间，相应地可有效提高NMOS的电性能。而且采用新的等离子处理工艺，可以有效地提高HARP膜的稳定性，从而获得稳定的性能提高。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的方法和处理过程应该理解为用本领域中的普通方式予以实施；本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种用于45纳米及以下技术节点的金属前介质集成工艺，其特征在于，包括：

S1：提供一半导体衬底，所述半导体衬底上形成有器件层；

S2：在所述半导体衬底上依次沉积张应力氮化硅层和HARP膜；

S3：对所述HARP膜首先采用氮气进行等离子体处理，再采用氧气或臭氧进行等离子体处理；

S4：在所述HARP膜上沉积PETEOS氧化硅层；

S5：进行化学机械研磨工艺，直至暴露出所述HARP膜的表面；

S6：再次对所述HARP膜首先采用氮气进行等离子体处理，再采用氧气或臭氧进行等离子体处理；

S7：在所述HARP膜和PETEOS氧化硅层中形成通孔之后，利用包含氮气、氧气、臭氧的等离子体同时对所述HARP膜从PETEOS氧化硅层中外露的部分以及在通孔中外露的部分进行处理；

S8：通过通孔对所述氮化硅层进行刻蚀，以刻蚀掉所述氮化硅层位于通孔底部的区域。

2.根据权利要求1所述的用于45纳米及以下技术节点的金属前介质集成工艺，其特征在于，所述步骤S3和步骤S4在同一腔室内进行。

3.根据权利要求1所述的用于45纳米及以下技术节点的金属前介质集成工艺，其特征在于，所述步骤S3和步骤S4在不同的腔室内进行。