CN102621562A - 一种基于fpga的多通道实时gps跟踪方法及其系统 - Google Patents

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Abstract

一种基于FPGA的多通道实时GPS跟踪方法，构建基于FPGA的非相干延迟锁定环和数字科斯塔斯环的耦合电路跟踪C/A码相位和载波频率的多普勒漂移，在跟踪的同时解调出导航数据，在数字科斯塔斯环中添加锁定检测器对解调出的结果进行判断；构建基于FPGA的单通道控制模块和整个跟踪的控制模块，对每个跟踪通道和整个通道中鉴相滤波的工作进行控制，实现对整个多通道跟踪的协调运行进行控制；在完成单通道的基础上，直接复制例化，实现并行的多通道跟踪方式，跟踪解调出的多路导航电文采用SPI总线方式传输给后面的导航解算。

Description

一种基于FPGA的多通道实时GPS跟踪方法及其系统
技术领域
本发明涉及GPS卫星导航定位系统，尤其是一种基于FPGA的多通道实时GPS跟踪方法及其系统，属于卫星导航定位技术领域。
背景技术
GPS终端设备的核心技术是GPS接收机，GPS接收机主要是由射频前端数据采集单元、基带信号处理单元和导航解算单元组成。GPS接收机的核心技术之一是基带信号处理，基带信号处理分为捕获和跟踪两部分，在捕获成功之后，才能进行跟踪。因为要进行导航解算，得到三维坐标，就必须要得到多组导航数据才能进行导航解算，这就要求多组通道进行跟踪，从而得到多组导航数据，且每一个通道通常都有六路积分累加运算，这就使得GPS接收机存在着下面的问题：
①由于GPS接收机通常采用暂存数据并事后处理的模式，每一次积分累加之后，进行鉴相和滤波时，停止对采集的数据读取，在鉴相和滤波结束后，开始下一周期的积分累加时，继续数据的读取，这就意味着在PC和DSP平台上开发GPS软件接收机会不可避免的遇到实时性问题。因为跟踪的每个通道只能依次的串行执行，同样要求采用暂存数据并事后处理的模式保证每个通道重复读取数据，并且随着跟踪通道数的增多，跟踪完成的时间就会增加，效率直接降低，实时性问题变得更为严峻，解决难度很大，付出代价很高，且PC机携带不方便。
②在ASIC平台上开发的GPS软件接收机，处理速度快，但芯片一旦定型无法更改，因此灵活性较差，性能升级换代成本大。
相比于DSP和PC平台，现场可编程阵列(FPGA)兼具灵活性和快速处理两大优点，尤其是其可采用流水线结构对数据流进行同步的数据读入、运算处理和结果输出，从而可对数据进行实时处理，无需开辟存储单元保存数据，彻底避免事后数据运算所带来的实时性问题。FPGA内部拥有众多逻辑资源，其配置灵活，不同功能单元模块可互不干扰的独立工作，可对多通道数据进行并行处理且彼此独立不受影响，效率极高。因此基于FPGA平台上实现的GPS基带信号处理算法有着很大的优势，可以解决GPS接收机并行多通道和实时性的问题。
发明内容
本发明为克服现有技术之不足，提出了一种基于FPGA的GPS信号实时跟踪系统。由于GPS信号属于直接序列调制信号，采用BPSK调制方式。因此在调制时乘以本地载波和本地扩频码，相乘的次序对解调结果没有影响。由于GPS信号中的载波频率和码相位都包含了因卫星高速运动所产生的多普勒漂移，因此仅用此开环结构去解调信号是无法解调出导航数据位，必须通过闭环的方式来跟踪载波频率和码相位的变化；现场可编程阵列(FPGA)没有暂存采集的中频数据，跟踪就不能同步的从捕获处理的那段数据开始处理，捕获一颗星需要一定的时间，在跟踪开始时，数据已经进行了更新，由于多普勒漂移的关系，捕获的初始码相位和载波频率已经存在着更多的误差，跟踪成功的时间就不能确定，这就要一个锁定检测器来进行判断。在每一个跟踪通道相关积分累加的同时，输出导航数据，每一个周期积分累加后都需要时间进行鉴相滤波，因为中频数据是连续不断的刷新，为了保证输出导航数据的连续性和准确性，本发明需要对鉴相滤波的时间进行调整。
本发明采用的技术方案如下：
一种基于FPGA的多通道实时GPS跟踪方法，其特征是：
1)构建基于FPGA的非相干延迟锁定环和数字科斯塔斯环的耦合电路跟踪C/A码相位和载波频率的多普勒漂移，在跟踪的同时解调出导航数据，在数字科斯塔斯环中添加锁定检测器对解调出的结果进行判断；
2)构建基于FPGA的单通道控制模块和整个跟踪的控制模块，对每个跟踪通道和整个通道中鉴相滤波的工作进行控制，实现对整个多通道跟踪的协调运行进行控制；
3)在完成单通道的基础上，直接复制例化，实现并行的多通道跟踪方式，跟踪解调出的多路导航电文采用SPI总线方式传输给后面的导航解算；
包括以下内容：
当捕获过程中获得了中频信号中的卫星号、载波的频率与C/A码的初始相位之后，跟踪环路启动，C/A码发生器和载波发生器跟据捕获提供的结果产生的有效的本地C/A码和本地载波与中频信号进行混频，剥离码和载波，通过相关积分累加器实现低通滤波，得到解调的导航数据，将积分累加结果进行鉴相，得出本地C/A码、本地载波与中频信号中C/A码、载波的相位差，滤波后及时调整本地C/A码和本地载波发生器的产生频率，跟踪环路在码相位、载波相位捕获完成的基础上使本地码与C/A码相位差进一步缩小至接近于零，IP路输出解调的GPS导航电文；
为了实现FPGA实时跟踪，由于相关积分累加模块一直在连续工作，对混频后的数据采样累加，每1ms累加后输出解调的导航数据，并进行清零，重新开始下一1ms的累加，整个混频和相关积分累流水线，中频数据连续不断的过来，经过混频，再进行累加，输出导航数据，为了保证导航解调数据的输出连续和准确，需要调整鉴相和滤波的时间，在清零信号到来前的两个采样点时间即输出结果进行鉴相滤波，也就是在相关积分累加模块在继续累加后面两个采样点数据的同时进行鉴相滤波，在两个采样点的时间里完成鉴相，保证在清零信号到来时进行滤波，码环采用算法简单的点积功率鉴相器，在每1ms的最后时刻对振荡器的输入进行调整，实时跟踪时，每一个通道跟踪成功的时间都不确定，需添加一个锁定检测器，检测锁定和假锁状态；
采用5个跟踪通道并行工作进行跟踪，需要在捕获和跟踪间进行协调，采样时钟为5.714MHz，1ms周期共有5714个点，C/A初始码相位就是其中一点，采用滑动计数器以5.714MHz时钟进行从0到5713的循环计数，一个周期为1ms，每当计数值为0时产生一个脉冲，捕获每次需要采集1ms数据时，就从这一脉冲开始，采用状态机结构，控制每个跟踪通道的工作，有复位状态，每个跟踪通道都是一个状态，成功捕获一颗星时捕获提示脉冲作为状态转移条件，复位状态时对捕获与跟踪进行全局复位，复位后捕获开始工作，当成功捕获一颗星时，提示一个脉冲，状态机进入下一状态，第一个跟踪通道，采集捕获的数据，当滑动计数器的值等于捕获到的初始码相位的值时，产生允许信号，C/A发生器和载波发生器开始产生有效的C/A码和载波，开始一个通道的跟踪。
实现上述基于FPGA的多通道实时GPS跟踪方法的系统，搭建FPGA硬件平台与GPS接收机射频前端芯片结合，对从射频前端系统采集来的GPS中频数据，先进行捕获，捕获到卫星号、初始码相位和载波频率，传递给跟踪模块继续对GPS中频数据进行处理，解调出导航数据，包括：
混频模块：将输入GPS中频数据与本地C/A码和本地载波相乘，中频数据与C/A码的乘积为：+1、-1、+3、-3，中频数据为2bits位，C/A码为1bit位，根据中频数据和C/A码的值选择+1、-1、+3、-3与载波相乘，六路相乘并行执行同时计算；
相关积分累加模块：积分累加完成低通滤波，每来一个采样时钟沿，就对混频的结果采样累加一次，即1ms累加5714次，六路并行累加，当控制模块产生的异步清零脉冲到来时，六路同时清零；
载波环鉴相器模块：选用的是反正切函数鉴相器arctan(QP/IP)，直接采用CORDIC算法、8级流水线结构实现鉴相器，(IP、QP)作为输入，相当于坐标轴上的点(X、Y)，以坐标原点为旋转点，旋转到Y点为0左右时的角度就是鉴相arctan(QP/IP)的值；
码环鉴相器模块：选用点积功率鉴相器EML＝IP(IE-IL)+QP(QE-QL)，IP(IE-IL)和QP(QE-QL)并行运算，在两个采样点的时间内完成；
环路滤波器模块：码环和载波环采用的都是有源比例积分滤波器，对鉴相的结果进行滤波，输出的是32位误差频率控制字，每1ms只要滤波一次，每一次滤波只要求对鉴相的结果累加一次，所以由控制模块产生一个运行信号对滤波进行控制；
C/A码NCO模块：用频率合成器DDS和C/A码发生器实现，DDS的系统工作频率为5.714MHz，相位累加器比特数为32位，输入的频率控制字是32位，系统频率每来一个时钟沿时，就对修正后的频率控制字累加一次，鉴相滤波完成即每1ms结束时，对频率控制字修正一次，累加结果的最高位1和0的变化产生要求的时钟，码环振荡器开始要求产生2.046MHz频率，求出频率控制字，产生C/A码的频率是1.023MHz，是2.046MHz的二分频，将C/A码输入三位移位寄存器，用2.046MHz频率进行移位，移位寄存器的三位输出的是超前码、即时码和滞后码，码间相差半个码片；
载波NCO模块：使用查找表方法，用频率合成器DDS和ROM实现，DDS实现与C/A码发生器NCO相同，载波环开始的输入频率控制字由捕获求得，直接使用，每次鉴相滤波完成后，得到误差频率控制字来修正码环振荡器的输入频率控制字，更新输出的频率，用Matlab工具产生一个周期正余弦函数的256个采样点并量化每个采样点值为8bits数值的.mif文件，预存储到一个8*256的ROM里，取DDS相位累加器的高8位作为地址读取ROM中数据；
分频模块：用来产生5.714MHz时钟，硬件平台上的时钟是40MHZ的，采用7分频来产生；
倍频模块：为了快速的得出鉴相结果，在两个采样点时间里完成鉴相滤波，保证导航数据的连续输出，鉴相器模块和滤波器模块选择工作在较高频率，采用调用Quartus产生的PLL IP核实现倍频；
单通道控制模块：用倍频模块产生的倍频时钟在每1ms最后两个采样点时间里进行计数，根据计数的顺序依次产生鉴相、滤波允许信号以及相关积分累加模块的清零信号，滤波允许信号和清零信号在最后一个计数值产生，保证在接近每1ms的最后时刻清零，即时调整下1ms的C/A码与载波的产生频率；
滑动计数器模块：5.714MHz时钟进行从0到5713的循环计数，一个周期为1ms，每当计数值为0时产生一个脉冲；
环路锁定检测模块：包括三个乘法器，一个加法器和两个比较器，低通滤波器用积分累加清零器，IP、QP载波环路滤波器的输出作为输入信号，在锁定或者假锁时输出高电平；
SPI模块：六路相关积分累加通道中，在IP路不断地输出跟踪解调出的导航数据，以SPI总线的方式传输给后面的导航解算模块，设有SCLK，SCS，SDA三根总线，SCS即锁定模块产生一个高电平，表示数据开始有效，跟踪每1ms产生一个数据，数据取20bits位，通过并串转换一位一位的通过SDA进行传输，这里的SCLK时钟由调用的PLL IP核产生，数据20bits时，时钟为20KMz；
捕获与跟踪接口模块：控制多个通道跟踪环路，采用状态机结构，控制每个跟踪通道的工作，有复位状态，每个跟踪通道都是一个状态，成功捕获一颗星时捕获提示脉冲作为状态转移条件。
本发明的优点及显著效果：
1)对鉴相模块的算法和工作进行了调整，采用流水线结构实现鉴相器，快速的进行鉴相，保证了导航数据的连续正确的输出，而没有丢失数据。
2)为解决实时性的问题。将原先积分累加(相关积分)模块和鉴相滤波模块的串行工作方式改为并行的工作方式，保证在积分累加模块的清零信号到来时，鉴相滤波完毕，即时调整NCO的输入，进行下一周期的积分累加。
4)由于没有对采集的数据进行存储，采用并行多通道跟踪方式同时进行跟踪，跟踪解调出的多路导航电文采用SPI总线方式传输给后面的导航解算模块。
5)低成本，灵活性。专用集成电路处理速度虽然快，但芯片一旦定型无法更改，因此灵活性较差，性能升级换代成本大。而基于FPGA实现时，用户可以根据需要在其中设计自己的电路，并且可以以软件的形式烧录，完成了特定的功能，灵活性大大提高，成本大大降低。
6)我国正在建设北斗二代卫星导航系统，GPS软件接收机的软件算法修改后便可应用于北斗二代定位算法的验证和研发。因此设计基于FPGA的多通道、实时跟踪技术有着非常重要的意义。
附图说明
图1是本地码跟踪环路与载波跟踪环路交叉耦合的单通道跟踪原理图；
图2是基于FPGA实现的单通道跟踪的框图；
图3是锁定检测器的框图；
图4是跟踪流程示意图，鉴相器和滤波器并行执行。
具体实施方式
平台：FPGA核心芯片采用的是cyclone III系列的EP3C40Q240C8，系统时钟是40MHz.
开发环境：ModelSim和Quartus，采用硬件描述语言Verilog，开发流程是用ModelSim工具实现GPS信号5个通道并行跟踪系统的功能仿真，用Quartus对代码进行综合布局布线，用ModelSim工具进行时序仿真，仿真后将软件下载到FPGA硬件平台上。
参看图1，GPS基带信号处理包括捕获和跟踪两部分，当捕获过程中获得了中频信号中的卫星号、载波的频率与C/A码的初始相位之后，跟踪环路将启动工作，C/A码发生器和载波发生器跟据捕获提供的结果产生有效的本地C/A码和本地载波，与中频信号进行混频，以剥离码和载波，通过由相关积分累加器实现低通滤波，得到解调的导航数据，将积分累加结果进行鉴相，得出本地C/A码、本地载波与中频信号中C/A码、载波的相位差，滤波后及时调整本地C/A码和本地载波发生器的产生频率。跟踪环路在码相位、载波相位捕获完成的基础上使本地码与C/A码相位差进一步缩小至接近于零，IP路输出解调的GPS导航电文。
基于FPGA实现实时的跟踪时，要对鉴相器和滤波器的工作进行调整，如图4，相关积分累加模块一直在连续工作，对混频后的数据采样累加，每1ms累加后输出解调的导航数据，并进行清零，重新开始下1ms的累加，整个混频和相关积分累加就像流水线操作一样，中频数据连续不断的过来，经过混频，再进行累加，输出导航数据。为了保证了导航解调数据的输出连续和准确，这就需要调整鉴相和滤波的时间，在清零信号到来前的两个采样点时间即输出结果进行鉴相滤波，也就是在相关积分累加模块在继续累加后面两个采样点数据的同时进行鉴相滤波，在两个采样点的时间里完成鉴相，保证在清零信号到来时进行滤波，要求鉴相器的算法简单，能快速运算出结果，码环采用算法简单的点积功率鉴相器。在每1ms的最后时刻对振荡器的输入进行调整。少两个采样点的数据对鉴相要求的精度没有影响。基于FPGA平台进行实时跟踪时，每一个通道跟踪成功的时间都不确定，所以添加一个锁定检测器，检测锁定和假锁状态。
如图2，C/A码跟踪环路与载波跟踪环路交叉耦合，含有：
混频模块：将输入GPS中频数据与本地C/A码和本地载波相乘，以剥离码和载波，等同于将载波乘以输入信号与C/A码的乘积，相乘的次序对解调结果没有影响。中频数据与C/A码的乘积为：+1、-1、+3、-3，中频数据为2bits位，C/A码为1bit位，根据中频数据和C/A码的值选择+1、-1、+3、-3与载波相乘，六路相乘并行执行同时计算。
相关积分累加模块：积分累加起到了低通滤波的效果。每来一个采样时钟沿，就对混频的结果采样累加一次，即1ms累加5714次，六路并行累加，当控制模块产生的异步清零脉冲到来时，六路同时清零。
载波环鉴相器模块：选用的是反正切函数鉴相器arctan(QP/IP)，直接采用CORDIC算法、8级流水线结构实现鉴相器，(IP、QP)作为输入，相当于坐标轴上的点(X、Y)，以坐标原点为旋转点，旋转到Y点为0左右时的角度就是鉴相arctan(QP/IP)的值。
码环鉴相器模块：选用点积功率鉴相器EML＝IP(IE-IL)+QP(QE-QL)，IP(IE-IL)和QP(QE-QL)并行运算，这种鉴相器算法比较简单，能够在两个采样点的时间内完成。
环路滤波器模块：码环和载波环采用的都是有源比例积分滤波器，对鉴相的结果进行滤波，输出的是32位误差频率控制字，每1ms只要滤波一次，每一次滤波只要求对鉴相的结果累加一次，所以由控制模块产生一个运行信号对滤波进行控制。
C/A码NCO模块：用频率合成器DDS和C/A码发生器实现，DDS的系统工作频率为5.714MHz，相位累加器比特数为32位，输入的频率控制字是32位，系统频率每来一个时钟沿时，就对修正后的频率控制字累加一次，鉴相滤波完成即每1ms结束时，对频率控制字修正一次。累加结果的最高位1和0的变化产生要求的时钟。码环振荡器开始要求产生2.046MHz频率，求出频率控制字，产生C/A码的频率是1.023MHz，是2.046MHz的二分频，将C/A码输入三位移位寄存器，用2.046MHz频率进行移位，移位寄存器的三位输出的是超前码、即时码和滞后码，码间相差半个码片。
载波NCO模块：使用查找表方法，用频率合成器DDS和ROM实现，DDS实现与C/A码发生器NCO相同，载波环开始的输入频率控制字由捕获求得，可以直接使用。每次鉴相滤波完成后，得到误差频率控制字来修正码环振荡器的输入频率控制字，更新输出的频率。用Matlab工具产生一个周期正余弦函数的256个采样点并量化每个采样点值为8bits数值的.mif文件，预存储到一个8*256的ROM里，取DDS相位累加器的高8位作为地址读取ROM中数据。
分频模块：用来产生5.714MHz时钟，硬件平台上的时钟是40MHZ的，采用7分频来产生。
倍频模块：为了快速的得出鉴相结果，在两个采样点时间里完成鉴相滤波，保证导航数据的连续输出，鉴相器模块和滤波器模块选择工作在较高频率，采用调用Quartus产生的PLL LP核实现倍频。
单通道控制模块：用倍频模块产生的倍频时钟在每1ms最后两个采样点时间里进行计数，根据计数的顺序依次产生鉴相、滤波允许信号以及相关积分累加模块的清零信号，滤波允许信号和清零信号在最后一个计数值产生，这就保证在接近每1ms的最后时刻清零，即时调整下1ms的C/A码与载波的产生频率。
滑动计数器模块：5.714MHz时钟进行从0到5713的循环计数，一个周期为1ms，每当计数值为0时产生一个脉冲。
环路锁定检测模块：如图3，三个乘法器，一个加法器和两个比较器，低通滤波器用积分累加清零器组成。IP、QP载波环路滤波器的输出作为输入信号，在锁定或者假锁时输出高电平。
SPI模块：六路相关积分累加通道中，在IP路不断地输出跟踪解调出的导航数据，以SPI总线的方式传输给后面的导航解算模块。有SCLK，SCS，SDA三根总线，SCS即锁定模块产生一个高电平，表示数据开始有效，跟踪每1ms产生一个数据，数据取20bits位，通过并串转换一位一位的通过SDA进行传输。这里的SCLK时钟由调用的PLL IP核产生，数据20bits时，时钟为20KMz。
捕获与跟踪接口模块：这个模块控制5个通道跟踪环路，采用状态机结构，控制每个跟踪通道的工作，有复位状态，每个跟踪通道都是一个状态，成功捕获一颗星时捕获提示脉冲作为状态转移条件。

Claims (2)

1.一种基于FPGA的多通道实时GPS跟踪方法，其特征是：
1)构建基于FPGA的非相干延迟锁定环和数字科斯塔斯环的耦合电路跟踪C/A码相位和载波频率的多普勒漂移，在跟踪的同时解调出导航数据，在数字科斯塔斯环中添加锁定检测器对解调出的结果进行判断；
2)构建基于FPGA的单通道控制模块和整个跟踪的控制模块，对每个跟踪通道和整个通道中鉴相滤波的工作进行控制，实现对整个多通道跟踪的协调运行进行控制；
3)在完成单通道的基础上，直接复制例化，实现并行的多通道跟踪方式，跟踪解调出的多路导航电文采用SPI总线方式传输给后面的导航解算；
包括以下内容：
当捕获过程中获得了中频信号中的卫星号、载波的频率与C/A码的初始相位之后，跟踪环路启动，C/A码发生器和载波发生器跟据捕获提供的结果产生的有效的本地C/A码和本地载波与中频信号进行混频，剥离码和载波，通过相关积分累加器实现低通滤波，得到解调的导航数据，将积分累加结果进行鉴相，得出本地C/A码、本地载波与中频信号中C/A码、载波的相位差，滤波后及时调整本地C/A码和本地载波发生器的产生频率，跟踪环路在码相位、载波相位捕获完成的基础上使本地码与C/A码相位差进一步缩小至接近于零，IP路输出解调的GPS导航电文；
为了实现FPGA实时跟踪，由于相关积分累加模块一直在连续工作，对混频后的数据采样累加，每1ms累加后输出解调的导航数据，并进行清零，重新开始下一1ms的累加，整个混频和相关积分累流水线，中频数据连续不断的过来，经过混频，再进行累加，输出导航数据。为了保证导航解调数据的输出连续和准确，需要调整鉴相和滤波的时间，在清零信号到来前的两个采样点时间即输出结果进行鉴相滤波，也就是在相关积分累加模块在继续累加后面两个采样点数据的同时进行鉴相滤波，在两个采样点的时间里完成鉴相，保证在清零信号到来时进行滤波，码环采用算法简单的点积功率鉴相器，在每1ms的最后时刻对振荡器的输入进行调整，实时跟踪时，每一个通道跟踪成功的时间都不确定，需添加一个锁定检测器，检测锁定和假锁状态；
采用5个跟踪通道并行工作进行跟踪，需要在捕获和跟踪间进行协调，采样时钟为5.714MHz，1ms周期共有5714个点，C/A初始码相位就是其中一点，采用滑动计数器以5.714MHz时钟进行从0到5713的循环计数，一个周期为1ms，每当计数值为0时产生一个脉冲，捕获每次需要采集1ms数据时，就从这一脉冲开始，采用状态机结构，控制每个跟踪通道的工作，有复位状态，每个跟踪通道都是一个状态，成功捕获一颗星时捕获提示脉冲作为状态转移条件，复位状态时对捕获与跟踪进行全局复位，复位后捕获开始工作，当成功捕获一颗星时，提示一个脉冲，状态机进入下一状态，第一个跟踪通道，采集捕获的数据，当滑动计数器的值等于捕获到的初始码相位的值时，产生允许信号，C/A发生器和载波发生器开始产生有效的C/A码和载波，开始一个通道的跟踪。
2.实现权利要求1所述基于FPGA的多通道实时GPS跟踪方法的系统，其特征是，搭建FPGA硬件平台与GPS接收机射频前端芯片结合，对从射频前端系统采集来的GPS中频数据，先进行捕获，捕获到卫星号、初始码相位和载波频率，传递给跟踪模块继续对GPS中频数据进行处理，解调出导航数据，包括：
混频模块：将输入GPS中频数据与本地C/A码和本地载波相乘，中频数据与C/A码的乘积为：+1、-1、+3、-3，中频数据为2bits位，C/A码为1bit位，根据中频数据和C/A码的值选择+1、-1、+3、-3与载波相乘，六路相乘并行执行同时计算；
相关积分累加模块：积分累加完成低通滤波，每来一个采样时钟沿，就对混频的结果采样累加一次，即1ms累加5714次，六路并行累加，当控制模块产生的异步清零脉冲到来时，六路同时清零；
载波环鉴相器模块：选用的是反正切函数鉴相器arctan(QP/IP)，直接采用CORDIC算法、8级流水线结构实现鉴相器，(IP、QP)作为输入，相当于坐标轴上的点(X、Y)，以坐标原点为旋转点，旋转到Y点为0左右时的角度就是鉴相arctan(QP/IP)的值；
码环鉴相器模块：选用点积功率鉴相器EML＝IP(IE-IL)+QP(QE-QL)，IP(IE-IL)和QP(QE-QL)并行运算，在两个采样点的时间内完成；
环路滤波器模块：码环和载波环采用的都是有源比例积分滤波器，对鉴相的结果进行滤波，输出的是32位误差频率控制字，每1ms只要滤波一次，每一次滤波只要求对鉴相的结果累加一次，所以由控制模块产生一个运行信号对滤波进行控制；
C/A码NCO模块：用频率合成器DDS和C/A码发生器实现，DDS的系统工作频率为5.714MHz，相位累加器比特数为32位，输入的频率控制字是32位，系统频率每来一个时钟沿时，就对修正后的频率控制字累加一次，鉴相滤波完成即每1ms结束时，对频率控制字修正一次，累加结果的最高位1和0的变化产生要求的时钟，码环振荡器开始要求产生2.046MHz频率，求出频率控制字，产生C/A码的频率是1.023MHz，是2.046MHz的二分频，将C/A码输入三位移位寄存器，用2.046MHz频率进行移位，移位寄存器的三位输出的是超前码、即时码和滞后码，码间相差半个码片；
载波NCO模块：使用查找表方法，用频率合成器DDS和ROM实现，DDS实现与C/A码发生器NCO相同，载波环开始的输入频率控制字由捕获求得，直接使用，每次鉴相滤波完成后，得到误差频率控制字来修正码环振荡器的输入频率控制字，更新输出的频率，用Matlab工具产生一个周期正余弦函数的256个采样点并量化每个采样点值为8bits数值的.mif文件，预存储到一个8*256的ROM里，取DDS相位累加器的高8位作为地址读取ROM中数据；
分频模块：用来产生5.714MHz时钟，硬件平台上的时钟是40MHZ的，采用7分频来产生；
倍频模块：为了快速的得出鉴相结果，在两个采样点时间里完成鉴相滤波，保证导航数据的连续输出，鉴相器模块和滤波器模块选择工作在较高频率，采用调用Quartus产生的PLL IP核实现倍频；
单通道控制模块：用倍频模块产生的倍频时钟在每1ms最后两个采样点时间里进行计数，根据计数的顺序依次产生鉴相、滤波允许信号以及相关积分累加模块的清零信号，滤波允许信号和清零信号在最后一个计数值产生，保证在接近每1ms的最后时刻清零，即时调整下1ms的C/A码与载波的产生频率；
滑动计数器模块：5.714MHz时钟进行从0到5713的循环计数，一个周期为1ms，每当计数值为0时产生一个脉冲；
环路锁定检测模块：包括三个乘法器，一个加法器和两个比较器，低通滤波器用积分累加清零器，IP、QP载波环路滤波器的输出作为输入信号，在锁定或者假锁时输出高电平；
SPI模块：六路相关积分累加通道中，在IP路不断地输出跟踪解调出的导航数据，以SPI总线的方式传输给后面的导航解算模块，设有SCLK，SCS，SDA三根总线，SCS即锁定模块产生一个高电平，表示数据开始有效，跟踪每1ms产生一个数据，数据取20bits位，通过并串转换一位一位的通过SDA进行传输，这里的SCLK时钟由调用的PLL IP核产生，数据20bits时，时钟为20KMz；
捕获与跟踪接口模块：控制多个通道跟踪环路，采用状态机结构，控制每个跟踪通道的工作，有复位状态，每个跟踪通道都是一个状态，成功捕获一颗星时捕获提示脉冲作为状态转移条件。
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