CN108599781A - 一种fpga芯片、中频解调卡及卫星数传地检测试中频接收机 - Google Patents

一种fpga芯片、中频解调卡及卫星数传地检测试中频接收机 Download PDF

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Abstract

本发明公开了一种FPGA芯片，所述FPGA芯片包括：自动增益控制模块，用于控制采样中频AD数字采样信号幅度，减少由于信号的量化截短所带来的量化误差影响；信号解调与解调模块，用于对滤波后的带通信号进行定时同步，利用载波同步环路分别完成调制信号的载波同步，并采用码元同步环路提取码同步信息和同步时钟，完成1M～300Mbps任意速率配置数据判决；和数据调理与帧同步模块，用于对解调后的基带数据进行解模糊处理，IQ合路后进行帧格式同步。此外，本发明还公开了一种包含上述FPGA芯片的中频解调卡，和包含中频解调卡的卫星数传地检测试中频接收机，该接收机具有较高的解调性能和较强的通用性。

Description

一种FPGA芯片、中频解调卡及卫星数传地检测试中频接收机
技术领域
本发明涉及卫星数传分系统地面测试领域，具体涉及一种FPGA芯片、中频解调卡及卫星数传地检测试中频接收机。
背景技术
近年来，我国在航天领域的发展取得了巨大的成就。目前，我国的卫星发射密度位于世界第三，仅次于美国和俄罗斯，已经进入世界先进行列。伴随着我国航天事业的飞速发展，数据传输业务进一步增加，对卫星到地面的实时传输速率要求也越来越高。国内目前卫星信道速率一般在几兆、几十兆bps左右，某些遥感卫星的数传速率已经达到了上百兆bps的传输速率。
在卫星对地观测业务与空间科学业务中，随着高分辨率载荷的的应用发展，科学数据量的传输需求大幅度提升，卫星数传分系统的数传速率不断提高。数传分系统作为卫星科学数据的主要通道载体，是卫星升空后与地面建立高速数传通道的唯一纽带，是卫星科学应用系统的唯一数据来源，因此，在地面对其进行充分验证具有十分的必要性。
但是，目前国内均逐步遵循CCSDS建议书标准，不同卫星型号对于数传信号的调制体制、码型等要求均存在差异，因此，目前一个卫星型号需要一套专门定制的单一功能的地面测试设备。为转变这一现状，需要增强卫星数传分系统地面测试设备的通用性、可移植性、灵活性和可靠性。
发明内容
本发明的目的在于克服目前一个卫星型号需要一套专门定制的单一功能的地面测试设备的问题，提出了一种应用于卫星数传分系统地面测试的通用型、模块化的多功能中频接收机的处理卡的设计方案。本发明以大规模FPGA为实现载体，采用软件无线电设计思想，提出一种通用的卫星数传地检测试接收机关键技术FPGA设计方法，并主要针对目前卫星数传的主要标准体制，解决了传统数传地检接收机的统一化设计问题，兼容目前卫星数传的主要体制，提高设备的通用性、稳定性与高可靠性。
为了实现上述目的，本发明提出了一种FPGA芯片，所述FPGA芯片包括：
自动增益控制模块，用于控制采样中频AD数字采样信号幅度，减少由于信号的量化截短所带来的量化误差影响；
信号解调与解调模块，用于对滤波后的带通信号进行定时同步，利用载波同步环路分别完成调制信号的载波同步，并采用码元同步环路提取码同步信息和同步时钟，完成1M～300Mbps任意速率配置数据判决；该模块包括：载波同步单元、信号调理单元和码元同步单元；和
数据调理与帧同步模块，用于对解调后的基带数据进行解模糊处理，IQ合路后进行帧格式同步，该模块包括：解模糊单元、数据调理单元和帧同步单元。
作为上述装置的一种改进，所述FPGA芯片还包括：
外围芯片配置模块：用于对ADC芯片、DAC芯片及时钟芯片进行初始化配置操作；
时钟管理模块：用于设置FPGA芯片的时钟；
接口控制模块：用于驱动硬核，输出数据并接收外部输入控制信息，同时将控制信息输出至次级逻辑模块，并且对SRAM缓存芯片进行读写控制；
板卡工作管控模块：用于控制FPGA芯片的工作状态，所述工作状态包括：环路锁定情况、帧同步情况以及前端芯片工作锁定状态；和
自检源模块：用于完成自检数据的数字调制，并模拟数传信道信号，支持速率配置、中频数字衰减以配合接收机的自检闭环测试。
作为上述装置的一种改进，所述自动增益控制模块采用前馈式AGC，具体实现过程为：判决数据周期内数据最大值的符号位数，以判定其有效幅值，然后数据移位方式，达到数据的增益调整。
作为上述装置的一种改进，所述载波同步单元采用抑制载波信号的恢复环路Costas环，包括混频器、低通滤波器、鉴相器、数字控制振荡器和环路滤波器；
所述混频器采用乘法器实现；
若采用BPSK调制方式，所述鉴相器为乘法器；若采用QPSK调制方式，所述鉴相器为乘法器；
所述数字控制振荡器为相位累加器，用于将串行结构数据调整为n路并行相位参差结构数据，使得FPGA时钟频率降低为串行结构的时钟频率的1/n，具体为：
fo为初始频率，Δf为频率控制字，fS为采样频率，则有频率累加字为(fo+Δf)2π/fS，累加后为相位控制字；调整该控制字能够任意设置信号中心频率的n路相位控制字为相位参差控制字为：
第1路：0，第2路：第3路：……
第n路：
所述环路滤波器采用理想二阶环结构，量化位数48位无符号数，其中环路带宽ξ取0.707，K取1，Ts为采样频率，ωn为谐振角频率，则环路参数K1、K2的计算公式如下：
作为上述装置的一种改进，所述码元同步单元环路采用早-迟积分算法，早迟积分窗宽度设为码元时间宽度的的1/2；
该单元包括两个分立的积分器：早门积分器和迟门积分器；所述早门积分器进行T时间内的积分，所述迟门积分器则在T延时后，在T时间长度内进行积分，分别取绝对值，通过鉴相器提取定时误差，然后经过环路滤波器对定时误差信号进行平滑积累，最后进入数控振荡器通过添扣时钟脉冲处理达到采样与时钟的同步。
作为上述装置的一种改进，所述解模糊单元的处理过程为：帧头参与内码卷积编码，输出依然保持固定码字的固定特征字状态，并且使用卷积编码(2,1,7)，由此根据解调数据输出先解Viterbi模糊，然后寻找帧头特征，解数据模糊。
作为上述装置的一种改进，所述帧同步单元采用检测帧头滑动的帧同步状态机，其中每个状态均进行帧同步字的检测，设置帧头容错位数；搜索态连续M1帧后未搜索到帧同步字就转入输出态；在校核态连续同步M2帧后进入同步态；同步态连续失步M3帧后再次进入搜索态，其中，M1、M2、M3为正整数。
一种中频解调卡，包括：ADC芯片、DAC芯片、时钟芯片和上述的FPGA芯片；所述FPGA芯片的外围芯片配置模块分别与ADC芯片、DAC芯片、时钟芯片连接；所述时钟芯片与FPGA芯片的时钟管理模块相连；所述ADC芯片用于向信号解调与解调模块输入若干路并行采样数据
一种卫星数传地检测试的中频接收机，其特征在于，所述中频接收机包括上述的中频解调卡。
本发明的优势在于：
1、通过对DDS技术的相位参差技术设计，并行高速同步算法设计，降低系统时钟开销；同时，对接收机环路同步算法进行了高精度的同步逼近，达到解调性能的优化，同时，解决了多速率解调的兼容性设计；
2、通过对数字AGC优化与简易化设计，增强了设备外部接口的健壮性；
3、通过对环路参数高精度的环路参数量化设计与多速率数字信号处理技术优化设计，大幅度提高了环路调整精度与接收机解调性能；
4、通过对环路结构的模块化设计，提高了FPGA设计中各模块的可移植性，增强设计灵活性与可升级性。
附图说明
图1为本发明的FPGA芯片的结构图；
图2为本发明的中频解调卡数据流图；
图3为本发明的前馈AGC设计结构；
图4为本发明的AGC设计处理流程；
图5为本发明的Costas环路FPGA设计框图；
图6为本发明的QPSK鉴相器结构；
图7为本发明的DDS原理图；
图8为本发明的二阶环实现结构；
图9为本发明的环路滤波器改进结构；
图10为本发明的为位同步环路FPGA设计框图；
图11为本发明的为环路积分窗函数对鉴相增益的影响；
图12为本发明的为码元同步算法设计流程；
图13为本发明的为解模糊处理设计；
图14为本发明的帧同步FPGA设计状态转移图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的说明。
由于FPGA具有处理速度高，灵活性强，资源丰富等特点，本设计基于目前主流的模块化设计思想，软件无线电的设计架构，以FPGA为核心实现中频数据处理算法设计体现了软件无线电系统稳定性高、灵活性强、方便二次开发的可继承性和可扩展性等特点，非常适合于用来实现功能模式多、性能要求高、可靠性强的设备与系统。
如图1所示，FPGA顶层软件及各逻辑模块的工作原理简要描述如下：
顶层软件：定义各输入输出接口，通过内部信号连接次级各逻辑模块；
外围芯片配置模块：包括ADC、DAC及时钟芯片的初始化配置等操作；
信号调理与解调模块：对滤波后的带通信号进行定时同步，利用载波同步环路分别完成调制信号的载波同步，并采用码元同步环路提取码同步信息和同步时钟，完成1M～300Mbps任意速率配置数据判决；
数据调理与帧同步模块：对解调后的基带数据解模糊处理，IQ合路后进行帧格式同步；
接口控制模块：描述PXIe DMA控制逻辑，驱动Endpoint Plus Block for Virtex-5 FPGAx1lanes硬核，输出数据并接收外部输入控制信息，同时将控制信息输出至次级逻辑模块，并且对SRAM缓存芯片进行读写控制；
板卡工作状态管控模块：指示FPGA解调算法各级工作状态，如环路锁定情况、帧同步情况以及前端芯片工作锁定状态等；
自检源模块：完成自检数据的数字调制，并模拟数传信道信号，支持速率配置、中频数字衰减以配合接收机的自检闭环测试。
如图2所示，本发明着重对FPGA通用化解调算法设计进行说明，如载波同步算法、码元同步算法、帧同步算法等。结合目前卫星数传的主要通常标准体制，如表1所示，
表1设计目标
自动增益控制设计
其中，作为数传地检中频接收机，其接收来自下边频器的输出的标准中频信号，为兼容下变频器不含AGC(自动增益控制)的情况，本设计在中频AD采集后第一级加入数字AGC，使信号能够充满AD采样量程，为后续的各级信号处理提高处理精度与处理增益。本设计中，采用前馈式AGC，其FPGA设计结构如图3所示。
由于，FPGA数据为二进制补码量化，信号的幅值取决于信号的量化有效位数，即可判决数据周期内数据最大值的符号位数，以判定其有效幅值，从而通过数据移位方式，达到数据的增益调整，并且可有效降低FPGA资源利用率，提高算法处理速率，处理流程如图4所示。
载波同步设计
实际的卫星数传通信系统中通常使用抑制载波的调制信号，如MPSK、MQAM等，这些信号的载波频谱分量在发送端已被抑制，接收端为了实现相干解调，要求接收从抑制载波信号中恢复相干载波。由于所接收的信号中并不含有载波分量，用普通的锁相环路不可能提取相干载波，因此，需要设计特殊的锁相环路，即所谓抑制载波的跟踪环，才能完成载波同步的功能，本设计采用抑制载波信号恢复环路Costas环，以BPSK解调为例，其FPGA设计框图如图5所示。
本设计为兼容高速数传设计，结合高速AD采集平台设计，采集数据并行参差4路输入，经过AGC控制进入载波同步环路模块。载波同步环路包括混频器、低通滤波器、鉴相器、环路滤波器和数字控制振荡器。
混频器与鉴相器设计
首先，Costas环路中，混频器一般采用乘法器实现，而鉴相器取决于调制方式，上图中为BPSK调制鉴相器结构，即乘法器，若采用QPSK调制方式，鉴相器结构如图6所示。
本设计中，为达到通用化设计，鉴相器结构通过上位机外部控制指令进行配置，以区别BPSK或QPSK信号输入(DQPSK、OQPSK、UQPSK及GMSK具有与QPSK相同结构)。
数字控制振荡器(NCO)设计
DDS技术是NCO的设计核心，该技术主要是由时钟驱动读取三角函数表。功能如图7所示，若信号为
为初始相位(即前述信号的相位初始值ωot),以采样频率fs对信号进行采样，得到离散相位序列
Δθ＝2πfoTs＝2πfo/fs
Δθ即连续两次采样间的相位增量，控制Δθ可控制输出信号的频率。现将正弦函数一周期的相位2π进行等分，当用N位字长的相位累加器时，最小等分量为δ＝2π/2N，若每次相位增量取δ，得到的最低频率增量为fomin＝δ/2πTs＝fs/2N，若频率控制字为M，则可得到输出信号频率增量为Mδ/2πTs＝Mfs/2N。
得到NCO的数学模型。设NCO的自由振荡频率为fo，θ2(0)＝0，在相位累加器的字长为N、采样频率为fs确定的情况下，可确定所用DDS频率控制字的初始值和初始相位分别为Mo＝2Nfo/fs和根据环路工作原理，数字环路滤波器输出的控制电压加到NCO的控制端，来调整输出频率，即当数字环路滤波器输出的数字控制电压为uc(k)时，相应的频率控制字变化量就为ΔM＝uc(k)，NCO输出频率和输出相位为：
fout＝fsMo/2N+fsΔM/2N
Δθ(k)＝Ko'ΔM＝Ko'uc(k)
式中，Δθ(k)＝2πΔM/2N，定义Ko＝2πfs/2N为NCO的频率控制增益，单位为rad/(sV)。
NCO相当于一相位累加器，即一差分方程，转换到Z域，其传递方程即为θ2(k)＝uc(k)K'oz-1/(1-z-1)。
FPGA实现时，按照上述DDS实现，fo为初始频率，Δf为频率控制字，fS为采样频率，则有频率累加字(fo+Δf)2N/fS(即(fo+Δf)2π/fS)，累加后即为相位控制字。因此，设计中将目标频率进行量化，得到频率分辨率为fS/2N的控制字精度，调整该控制字可任意设置信号中心频率。本设计将DDS传统的串行结构，调整为n路并行相位参差结构，使得FPGA时钟频率降低为串行结构的时钟频率的1/n，降低了系统开销，特别有助于大规模FPGA程序的编译实现。
设计算法结构n路相位控制字为相位参差控制字为：
第1路，0，第2路，第3路，……
第n路，
环路滤波器设计
环路滤波器采用理想二阶环结构，FPGA设计实现结构如图8所示。
环路参数K1、K2的计算公式如下，量化位数48位无符号数，其中环路带宽工程上ξ取0.707，K取1，Ts为采样频率。
通常，系统设计时，采样率远远大于环路，为提高环路分辨率，保证数据截断所带来的处理精度下降，本设计将环路结构进行了稍微的修改，保证积分支路处理精度，结构如图9所示。
这样可以避免，当K2取值非常小从而使积分支路无处理增益，成为1阶环的情况，使得环路无跟踪能力。
码元同步设计
本设计码元同步环路采用早-迟积分算法，早迟积分窗宽度设为码元时间宽度的的1/2，设计框图如图10所示。
其有两个分立的积分器，对接收信号在不同的T内积分，早门积分进行T时间内的积分，迟门积分则在T延时后，同样在T时间长度内进行积分，分别取绝对值，通过鉴相器提取定时误差，然后经过环路滤波器对定时误差信号进行平滑积累，最后进入数控振荡器NCO通过添扣时钟脉冲处理达到采样与时钟的同步。其具体操作为，若采样提前，则扣除时钟脉冲，使得采样时刻后延；若采样滞后，则插入时钟脉冲，使得采样时钟提前。
如图10所示积分窗宽度取值为T(码元宽度)，设信号输入为
IQ两路积分输出可以写为：
yIk＝ck+vk
yQk＝bk+μk
其中，n(t)为单边功率谱密度为N0的高斯白噪声，
则定时误差为：ek＝(ck+vk)sgn(ck+vk)-(bk+μk)sgn(bk+μk)。
理论证明，当Δ取值为0.25时，环路鉴相特性最优，考虑工程实现，采用1/2码元宽度作为积分宽度，可以证明，其鉴相曲线与0.25差异并不明显，如图11所示。
这样，在对其进行比特同步之前，先进行匹配滤波，基带波形由矩形波平滑后得到三角波，三角波的顶点值即最佳判决值，同时，要达到对任意速率的相关同步，将DDS技术运用于此，即通过频率控制字相位溢出周期，作为码元速率时钟，这样即可通过调整频率控制字，已达到频率锁相的目的，其中心判决值即为最佳码元判决值，如图12所示。
解模糊设计
目前两路通过找帧特征信息进行解模糊控制，状态标识繁琐。另外，状态的复杂有可能带来锁定判断不具备封闭性，因此，带来了解模糊控制的输出异常。以下为一种解决解模糊控制的整改方案。即通过找设计帧头特征来更好的避免短头所带来的数据巧合性。
若内码为卷积编码，则解模糊流程设计如图13所示。
帧同步设计
采用检测帧头滑动的帧同步状态机，如图14所示，其中每个状态均进行帧同步字(可设)的检测，帧头容错位数可设；搜索态连续SearchErrorFrames个帧未搜索到帧同步字就转入输出态(SearchErrorFrames可设)；在校核态连续同步CheckOfFrame帧后进入同步态(CheckOfFrame可设)；同步态连续失步NonCatchOfFrame帧后再次进入搜索态(NonCatchOfFrame可设)。
通过工程实践，本发明的中频接收机已具备执行任务型号的能力，并且已成功执行实践十号返回式卫星等多个型号的各阶段测试任务，有效、稳定完成有效载荷分系统与数传分系统的桌面联试、地面站对接测试、整星集成测试、EMC测试及发射场阶段的测试等工作，交付工程总体。本设计成功支持实践十号卫星最高300Mbps的数传速率的接收、存储与转发。
但是，目前近地轨道卫星的数传业务基本使用X频段，ITU划分的X频段的数传业务仅有375MHz(8025～8400MHz)的带宽，显然，低阶调制已不能满足日益增长的数传数据量要求，因此，卫星数传分系统未来普遍采用高效调制方式(如8PSK、QAM、APSK等)必然是数传业务的趋势；再者，为增强国际合作，采用国际先进标准，如CCSDS、DVB-S等，也仍旧是目前国内多数卫星型号研制的宗旨。所以，设计仍将进一步升级与优化，以满组未来任务型号与业务的需求。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (9)

1.一种FPGA芯片，其特征在于，所述FPGA芯片包括：
自动增益控制模块，用于控制采样中频AD数字采样信号幅度，减少由于信号的量化截短所带来的量化误差影响；
信号解调与解调模块，用于对滤波后的带通信号进行定时同步，利用载波同步环路分别完成调制信号的载波同步，并采用码元同步环路提取码同步信息和同步时钟，完成1M～300Mbps任意速率配置数据判决；该模块包括：载波同步单元、信号调理单元和码元同步单元；和
数据调理与帧同步模块，用于对解调后的基带数据进行解模糊处理，IQ合路后进行帧格式同步，该模块包括：解模糊单元、数据调理单元和帧同步单元。
2.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA芯片还包括：
外围芯片配置模块：用于对ADC芯片、DAC芯片及时钟芯片进行初始化配置操作；
时钟管理模块：用于设置FPGA芯片的时钟；
接口控制模块：用于驱动硬核，输出数据并接收外部输入控制信息，同时将控制信息输出至次级逻辑模块，并且对SRAM缓存芯片进行读写控制；
板卡工作管控模块：用于控制FPGA芯片的工作状态，所述工作状态包括：环路锁定情况、帧同步情况以及前端芯片工作锁定状态；和
自检源模块：用于完成自检数据的数字调制，并模拟数传信道信号，支持速率配置、中频数字衰减以配合接收机的自检闭环测试。
3.根据权利要求1或2所述的FPGA芯片，其特征在于，所述自动增益控制模块采用前馈式AGC，具体实现过程为：判决数据周期内数据最大值的符号位数，以判定其有效幅值，然后数据移位方式，达到数据的增益调整。
4.根据权利要求1或2所述的FPGA芯片，其特征在于，所述载波同步单元采用抑制载波信号的恢复环路Costas环，包括混频器、低通滤波器、鉴相器、数字控制振荡器和环路滤波器；
所述混频器采用乘法器实现；
若采用BPSK调制方式，所述鉴相器为乘法器；若采用QPSK调制方式，所述鉴相器为乘法器；
所述数字控制振荡器为相位累加器，用于将串行结构数据调整为n路并行相位参差结构数据，使得FPGA时钟频率降低为串行结构的时钟频率的1/n，具体为：
fo为初始频率，Δf为频率控制字，fS为采样频率，则有频率累加字为(fo+Δf)2π/fS，累加后为相位控制字；调整该控制字能够任意设置信号中心频率的n路相位控制字为相位参差控制字为：
第1路：0，第2路：第3路：……
第n路：
所述环路滤波器采用理想二阶环结构，量化位数48位无符号数，其中环路带宽ξ取0.707，K取1，Ts为采样频率，ωn为谐振角频率，则环路参数K1、K2的计算公式如下：
5.根据权利要求1或2所述的FPGA芯片，其特征在于，所述码元同步单元环路采用早-迟积分算法，早迟积分窗宽度设为码元时间宽度的的1/2；
该单元包括两个分立的积分器：早门积分器和迟门积分器；所述早门积分器进行T时间内的积分，所述迟门积分器则在T延时后，在T时间长度内进行积分，分别取绝对值，通过鉴相器提取定时误差，然后经过环路滤波器对定时误差信号进行平滑积累，最后进入数控振荡器通过添扣时钟脉冲处理达到采样与时钟的同步。
6.根据权利要求1或2所述的FPGA芯片，其特征在于，所述解模糊单元的处理过程为：帧头参与内码卷积编码，输出依然保持固定码字的固定特征字状态，并且使用卷积编码(2,1,7)，由此根据解调数据输出先解Viterbi模糊，然后寻找帧头特征，解数据模糊。
7.根据权利要求1或2所述的FPGA芯片，其特征在于，所述帧同步单元采用检测帧头滑动的帧同步状态机，其中每个状态均进行帧同步字的检测，设置帧头容错位数；搜索态连续M1帧后未搜索到帧同步字就转入输出态；在校核态连续同步M2帧后进入同步态；同步态连续失步M3帧后再次进入搜索态，其中，M1、M2、M3为正整数。
8.一种中频解调卡，其特征在于，包括：ADC芯片、DAC芯片、时钟芯片和权利要求1-7之一所述的FPGA芯片；所述FPGA芯片的外围芯片配置模块分别与ADC芯片、DAC芯片、时钟芯片连接；所述时钟芯片与FPGA芯片的时钟管理模块相连；所述ADC芯片用于向信号解调与解调模块输入若干路并行采样数据。
9.一种卫星数传地检测试的中频接收机，其特征在于，所述中频接收机包括权利要求8所述的中频解调卡。
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