CN109067514A - 全数字高速并行载波同步装置、方法及数字通信接收机 - Google Patents

Abstract

本发明公开一种全数字高速并行载波同步装置，其中，第一、二数字混频器组的信号输入端分别用于接收m路并行中频信号以进行混频处理；第一、第二数字混频器组的输出端分别与对应的第一低通滤波器组和第二低通滤波器组的输入端连接；第一、第二低通滤波器组的输出端分别与鉴相器组相连接；鉴相器组的输出端与环路滤波器的输入端连接，环路滤波器的输出端与载波数字控制振荡器的输入端连接；载波数字控制振荡器的余弦载波输出端与第一数字混频器组的载波输入端连接，载波数字控制振荡器的正弦载波输出端与第二数字混频器组的载波输入端连接。本实施例中的装置能够有效解决当前数字电路和处理器件速度受限的问题。

Description

全数字高速并行载波同步装置、方法及数字通信接收机

技术领域

本发明涉及数字通信技术领域，尤其涉及一种全数字高速并行载波同步装置、方法及数字通信接收机。

背景技术

在数字通信接收机中，当对信号进行相干解调或相干检测时，需在接收端采用载波同步算法，提供一个与发射端调制载波同频同相的相干载波，载波同步是通信系统正常工作的前提和基础，常用的载波同步环有：平方环、判决反馈环、Costas环等。其中平方环法要求平方运算，计算量大，会消耗大量FPGA逻辑资源；判决反馈环需要先实现精确的定时同步才能正确的采样判决；而Costas环的同步性能更好，对于噪声和干扰的滤除效果更好。

随着通信、电子等技术的发展，对高速业务的应用需求日益增加，高速信号处理是未来通信系统的发展趋势，然而受限于当前市场上数字信号处理器件处理速度，无法达到足够高的信号处理速度；此外，在高码元速率的高速数字信号的解调过程中，对载波同步的精度要求非常高，因为高码元速率情况下码元周期极短，从而导致系统解调特性对载波抖动特别敏感。

发明内容

本发明实施例提供一种基于Costas环的全数字高速并行载波同步装置、方法及数字通信接收机，用于至少解决上述技术问题之一。

一方面，本发明提供一种全数字高速并行载波同步装置，其包括：第一和第二数字混频器组、第一和第二低通滤波器组、鉴相器组、环路滤波器和载波数字控制振荡器；其中，

所述第一数字混频器组和第二数字混频器组的信号输入端分别用于接收m路并行中频信号以进行混频处理；

所述第一数字混频器组和第二数字混频器组的输出端分别与对应的第一低通滤波器组和第二低通滤波器组的输入端连接；

所述第一低通滤波器组和第二低通滤波器组的输出端分别与所述鉴相器组相连接；

所述鉴相器组的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述载波数字控制振荡器的输入端连接；

所述载波数字控制振荡器的余弦载波输出端与所述第一数字混频器组的载波输入端连接，所述载波数字控制振荡器的正弦载波输出端与所述第二数字混频器组的载波输入端连接。

在一些实施例中，所述鉴相器组，包括顺序连接的m个并行鉴相器、m个并行CIC滤波器和均值计算单元，所述m个并行鉴相器的输入端分别与所述第一低通滤波器组和第二低通滤波器组的输出端连接，所述均值计算单元的输出端与所述环路滤波器的输入端连接。

在一些实施例中，所述载波数字控制振荡器包括：顺序连接的相位累加器和正弦余弦查找表单元，其中，所述相位累加器的输入端与所述环路滤波器所输出端连接，所述正余弦查找表单元的输出端分别与所述第一数字混频器组和第二数字混频器组连接。

在一些实施例中，在所述第一和第二数字混频器组之前还包括串并转换模块，用于将串行信号转换成m路并行中频信号。

在一些实施例中，所述环路滤波器采用二阶有源比例积分结构。

在一些实施例中，所述环路滤波器的比例常数C₁和积分常数C₂由以下公式确定：

其中ε为阻尼系数，T表示载波数字控制振荡器的频率控制字更新时间周期，K_d为环路增益，为鉴相器组增益K_p与载波数字控制振荡器增益K₀的乘积，ω_n为环路阻尼振荡频率，计算公式为：

阻尼系数ε取值为0.707，环路滤波器的噪声带宽B取值为码元速率的0.001倍。

在一些实施例中，所述第一和第二数字混频器组分别包括m个并列数字混频器；所述第一和第二低通滤波器组分别包括m个并列低通滤波器。

另一方面，本发明实施例还提供一种数字通信接收机，其包括前述任一实施例所述的全数字高速并行载波同步装置。

在一方面，本发明实施例还提供一种全数字高速并行载波同步方法，其特征在于，包括：

将串行信号转换成m路并行信号并输入至并行结构的数字混频器；

将数字混频后的并行数字信号输入至并行结构的低通滤波器；

滤除每路信号中的高频分量后，对外输出m路并行的载波同步后的数字信号，同时将低通滤波后的m路并行信号输入至并行结构的鉴相器；

并行结构的鉴相器分别计算低通滤波后的m路并行信号的相位误差；

分别经过CIC滤波器对所述相位误差进行平滑，再求得m路的平均鉴相误差；

将所述平均鉴相误差输出至环路滤波器，以对所述平均鉴相误差进行滤波并输出相应的相位控制字至载波数字控制振荡器；

所述载波数字控制振荡器根据所述相位控制字查找获得对应的正弦值和余弦值，并输出给所述并行结构的数字混频器。

本实施例中的装置能够用于处理将高速信号转换得到的多路并行中频信号，从而可以有效将高速处理需求转换为低速处理，从而解决当前数字电路和处理器件速度受限的问题。同时，在高码元速率的高速数字信号的解调过程中，对载波同步的精度要求非常高，因为高码元速率情况下码元周期极短，从而导致系统解调特性对载波抖动特别敏感，同样将处理高速串行信号的装置转换为处理低速并行信号装置可以很好地解决这一问题。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的全数字高速并行载波同步装置的一个实施例的结构示意图；

图2为本发明中的鉴相器组的一实施例的结构示意图；

图3为本发明中的载波NCO的一实施例的结构示意图；

图4为本发明中的环路滤波器的一个实施例的结构示意图；

图5为本发明的全数字高速并行载波同步装置的执行步骤的一实施例的流程图；

图6为本发明中的并行载波同步输出基带信号仿真图；

图7a为环路滤波器的环路带宽比为0.001时的鉴相误差曲线示意图；

图7b为环路滤波器的环路带宽比为0.002时的鉴相误差曲线示意图；

图7c为环路滤波器的环路带宽比为0.001时载波同步输出的基带信号星座图；

图7d为环路滤波器的环路带宽比为0.002时载波同步输出的基带信号星座图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”，不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

如图1所示，为本发明的全数字高速并行载波同步装置的一实施例的结构示意图，该装置基于Costas环，该装置包括：第一数字混频器组11、第二数字混频器组12、第一低通滤波器组21、第二低通滤波器组22、鉴相器组30、环路滤波器40和载波数字控制振荡器50；其中，

第一数字混频器组11和第二数字混频器组12的信号输入端分别用于接收m路并行中频信号以进行混频处理；

第一数字混频器组11和第二数字混频器组12的输出端分别与对应的第一低通滤波器组21和第二低通滤波器组22的输入端连接；

第一低通滤波器组21和第二低通滤波器组22的输出端分别与鉴相器组30相连接；鉴相器组30的输出端与环路滤波器40的输入端连接，环路滤波器40的输出端与载波数字控制振荡器50的输入端连接；

载波数字控制振荡器50的余弦载波输出端与第一数字混频器组11的载波输入端连接，载波数字控制振荡器50的正弦载波输出端与第二数字混频器组12的载波输入端连接。

本实施例中的装置能够用于处理将高速信号转换得到的多路并行中频信号，从而可以有效将高速处理需求转换为低速处理，解决当前数字电路和处理器件速度受限的问题。同时，在高码元速率的高速数字信号的解调过程中，对载波同步的精度要求非常高，因为高码元速率情况下码元周期极短，从而导致系统解调特性对载波抖动特别敏感，同样将处理高速串行信号的装置转换为处理低速并行信号装置可以很好地解决这一问题。

如图2所示，为本发明中的鉴相器组的一实施例的结构示意图，包括m个鉴相器31，m个CIC滤波器32，还包括均值计算单元33。I₁至I_m分别为第一路至第m路低通滤波后的基带I路信号，Q₁至Q_m分别为第一路至第m路低通滤波后的基带Q路信号，u₁至u_m为并行鉴相输出，uf₁至uf_m为并行CIC滤波器输出，u_d为整个并行鉴相器组输出的m路平均鉴相误差。

如图3所示，为本发明中的载波NCO的一实施例的结构示意图，该载波NCO包括相位累加器51和正弦余弦查找表单元52。其中，相位累加器51包括顺序连接的加法器511和寄存器521，由环路滤波器40所得的相位控制字M输入至加法器511；正弦余弦查找表单元52包括正弦函数查询表521和余弦函数查询表522，分别与所述寄存器512的输出端连接。

本发明的全数字高速并行载波同步装置在一些实施例中的具体执行步骤如下所示：

对经过A/D采样后进入数字接收端的中频信号进行载波同步时，

首先，根据已知信息，例如，系统采样率fs、信号带宽B、信号样式(例如、BPSK)，计算出码元周期内的采样点数n，n计算过程为：信号码元速率Rc等于信号带宽B，码元周期内的采样点数n＝[fs/Rc]，[]为取整，根据采样点数n确定系统载波同步过程中的并行通道数m；

然后对信号进行串并转换至m路并行进入并行结构的数字混频器(第一及第二数字混频器组，分别包含m个并列的数字混频器)；

将数字混频后的并行数字信号输入至并行低通滤波器(例如，第一和第二低筒滤波器组，分别包含m个并列的低通滤波器)；

滤除每路信号中的高频分量后，对外输出m路并行的载波同步后的数字信号，同时将低通滤波后的m路并行信号输入至并行鉴相器，并行鉴相器分别计算m路信号的相位误差；

分别经过CIC滤波器(积分梳状滤波器)对相位误差进行平滑，再求得m路的平均鉴相误差；

将平均鉴相误差信号输出至环路滤波器，环路滤波器对平均鉴相误差信号进行滤波并输出相应的相位控制字，反馈给载波数字控制振荡器(简称载波NCO)；

载波NCO接收相位控制字后，将其作为寻址地址进入相应的查找表单元，查找获得对应的正弦值和余弦值，输出给并行数字混频器；

如此依次不断反馈、调整从而使得信号达到并行载波同步，完全剥离载波。

在通信系统的全数字接收机中，对信号进行相干解调过程时必须完全恢复出与发送信号同频同相的载波，本发明提出一种基于Costas环的全数字高速并行载波同步方法及装置。

本算法中的数字混频器采用并行结构，即m路独立的数字混频器，每个数字混频器与载波NCO输出的正弦值和余弦值相乘，假设单路载波NCO恢复的正弦和余弦分别为和其中为调制载波与本地恢复载波相位差，则经过单个数字混频器后输出同相分量和正交分量：

代入调制信号s(t)＝I(t)cos(ω_ct)-Q(t)sin(ω_ct)后可得：

本算法中低通滤波采用高速时域并行滤波器实现，假设FIR低通滤波器阶数为N，即有N+1个加权系数，信号经过滤波器后输出为：

式中h(n)为滤波器的系数，对上式作Z变换得：Y(z)＝H(z)X(z)，

从上式可以看出，FIR低通滤波器主要由加法器、移位寄存器和乘法器构成，硬件实现简单，资源消耗小。经过低通滤波器后，单路输出信号为：

并行低通滤波器对外输出m路并行基带信号。

本算法中并行鉴相器包括m个独立的鉴相器，m个CIC滤波器，一个均值计算单元。鉴相器计算接收载波和复制载波之间的相位差本算法中使用sign函数实现鉴相，计算过程如下：

u_d＝I_p(n)×sign(Q_p(n))-Q_p(n)×sign(I_p(n)) (9)

此鉴相方法所需计算量较小，鉴相结果正比于CIC滤波器仅通过延时器、加减法器实现，低复杂度，占用极低硬件资源，易实现；m路鉴相误差经过均值计算后，求出平均鉴相误差，输出至环路滤波器。

本算法中的环路滤波器采用简单的二阶有源比例积分结构，其实现结构如图4所示。

通过调整比例常数C₁和积分常数C₂的值来调整环路滤波器的性能，C₁和C₂的计算公式如下：

其中ε为阻尼系数，T表示载波数字控制振荡器的频率控制字更新时间周期，K_d为环路增益，为鉴相器组增益K_p与载波数字控制振荡器增益K₀的乘积，ω_n为环路阻尼振荡频率，计算公式为：

其中B表示环路滤波器的噪声带宽。

在实际通信系统中，合理设计环路滤波器参数，既使得同步跟踪环路的误差抖动较小，又可以保证同步达到锁定的时间较短，而且可以适用于大范围内任意系统采样时钟、码元速率的信号载波同步过程，具有通用性。

本算法设计的环路滤波器参数如下：

阻尼系数ε一般取值为0.707，环路带宽B取值为码元速率的0.001，预检积分时间T为环路NCO的更新时间周期，如是并行m路，则T取值为m/f_s，鉴相器增益K_p取值为1，NCO增益K₀＝(2πTf_s)/2^N，其中f_s为系统采样时钟，N为NCO相位累加器位数，如此所有参数取值后代入公式(10)和公式(11)，计算出合适的环路参数C1和C2，当然也可以根据工程实际需求进行微调整。

本算法中的并行载波NCO实际上是由加法器和寄存器组成的相位累加器、正弦余弦查找表组成，载波NCO接收环路滤波器输出的相位误差，转换成相位控制字，作为地址去寻址查找表的单元，获得对应的正弦值和余弦值，m路并行载波NCO的寄存器中初始相位控制字之间相差f_c/f_s*2^N，f_c为中频载波，f_s为系统采样时钟，N为载波NCO相位累加器位数，然后m个载波NCO分别根据环路滤波器输出的相位误差重新调整计算出新的相位控制字进行查找对应的正弦值和余弦值，m路并行输出至数字混频器。由此可知，载波NCO每个并行周期更新一次所有m个NCO，相当于在串行方式下m个周期更新一次。

如图5所示，为本发明的全数字高速并行载波同步装置的执行步骤的一实施例的流程图，其包括以下步骤：

当系统采样率大于信号带宽3倍时，则认为是一个过采样处理系统。然后可根据系统采样率、信号带宽、信号样式等已知信息，计算码元周期内的采样点数n。

系统采用并行处理方式，并行通道数m与码元周期内采样点数n有关，一般可设计为码元周期内采样点数与并行通道数m成整数倍关系。

设置m个载波NCO寄存器初始值，累加器输出m个初始相位控制字，映射出m个正弦值和余弦值；反馈给m个数字混频器；

对并行数字混频器输出的m个混频结果做并行时域低通滤波，输出m路基带I和基带Q信号；

m个独立的鉴相器分别对并行基带I和基带Q信号进行鉴相，输出m个鉴相误差值，对应输入至m个CIC滤波器进行误差平滑，以减小误差抖动，然后将m个鉴相误差输入至一个均值计算单元，输出平均误差值；

合理设计载波同步的环路滤波器参数，根据本算法提出的环路滤波器参数设计规则，可以设计出对于大范围内任意系统采样时钟与码元速率的信号载波同步所需的环路参数。

经过一段时间的同步过程后，鉴相误差达到收敛状态并趋于零值，达到对接收信号载波的稳定跟踪，输出m路载波剥离的基带I路信号和Q路信号。

假定一个QPSK信号码元速率为30MHz，系统采样时钟为1200MHz，可以计算出每个码元周期内的采样点数为40个，采用4路并行进行载波同步处理，载波频率70MHz，频偏100kHz，初相0～2π内随机数，环路滤波器按设计规则计算为C1＝0.01086，C2＝1.45e-6，在System Generator环境下对该算法装置搭建Xilinx模型进行仿真，模块输入4路并行中频信号(adc0、adc1、adc2、adc3)，进入并行载波同步后分别输出的4路基带I信号(fir_i_0、fir_i_1、fir_i_2、fir_i_3)和4路基带Q信号(fir_q_0、fir_q_1、fir_q_2、fir_q_3)如图6仿真结果所示，由该图可知载波同步稳定后逻辑输出正确，收敛稳定。

观察其中一路，将System Generator中的结果输出至Matlab中，分析环路滤波器参数中的环路带宽与码元速率的比值，即环路带宽比例分别为0.001和0.002时鉴相误差曲线及对应的星座图，如图7a-图7d所示。

其中，图7a是环路带宽比例为0.001时鉴相误差曲线，横坐标为数据点，纵坐标为信号幅度，由图7a可知，需要约1050个数据点达到载波同步，信号幅度趋于平稳至0；图7b是环路带宽比例为0.002时鉴相误差曲线，横坐标为数据点，纵坐标为信号幅度，由图7b可知，需要约675个数据点达到载波同步，信号幅度趋于平稳，但仍然在0附近微小抖动；图7c为环路带宽比例0.001时载波同步输出的基带信号星座图，横坐标为同相分量，纵坐标为正交分量，由图7c可知，环路带宽比例0.001时载波同步后信号星座图收敛性较好；图7d为环路带宽比例0.002时载波同步输出的基带信号星座图，横坐标为同相分量，纵坐标为正交分量，由图7d可知，环路带宽比例0.002时载波同步后信号星座图比较发散；综上分析可知，本发明实施例中的环路滤波器设计合理，载波同步收敛至稳定跟踪后鉴相误差抖动小，抗噪性能好。

本申请实施例相对于现有技术至少能够达到以下有益技术效果：

a)在过采样处理系统中，根据系统采样率、信号带宽、接收的信号样式等已知信息，计算码元周期内的采样点数，进一步根据系统处理资源情况，确定系统载波同步处理的并行通道数，适用于高速信号传输应用；

b)对本发明装置中鉴相器输出的误差结果先进入CIC滤波器进行平滑滤波，再将并行的鉴相误差进入均值计算单元，求取误差平均值后再输入至环路滤波器，能有效减少误差抖动对载波同步所来带的影响，增强抗干扰能力；

c)提出一种通用于大范围内任意系统采样时钟、码元速率的信号载波同步过程的环路滤波器参数的设计规则，避免实际工程中对于采样时钟或码速率等任意变更时必须重新设计环路参数的问题；同时合理设计环路滤波器参数，可以在保证同步收敛时间较小的同时，兼顾同步误差抖动也较小。

本发明提出一种全数字高速并行载波同步方法及装置，实现载波同步后鉴相误差抖动小，鉴相误差曲线平稳趋于零值，具有较强的抗干扰能力和抗噪性能；该算法在实现过程中，所包含的较复杂的并行时域低通滤波器、CIC滤波器、环路滤波器等，都是采用最基本的逻辑器件如计数器、移位寄存器、乘法器、比较器、加法器、与或非、多路选择器等就能实现，因此易于硬件实现。另外本发明的载波同步算法通用性强，既适用于高采样倍率，又适用于低采样倍率的情况，且环路滤波参数按设计规则一旦配置好，任意变更系统采样时钟或码元速率时，会自动重新计算环路参数，提高效率。本发明算法采用并行处理方式，可以对数百兆乃至千兆范围的高码元速率信号实现载波同步处理，解决高速数字器件及芯片对载波同步系统的限制问题，使本载波同步方法适用于高速信号传输。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种全数字高速并行载波同步装置，其特征在于，包括：第一和第二数字混频器组、第一和第二低通滤波器组、鉴相器组、环路滤波器和载波数字控制振荡器；其中，

所述第一数字混频器组和第二数字混频器组的信号输入端分别用于接收m路并行中频信号以进行混频处理；

所述第一数字混频器组和第二数字混频器组的输出端分别与对应的第一低通滤波器组和第二低通滤波器组的输入端连接；

所述第一低通滤波器组和第二低通滤波器组的输出端分别与所述鉴相器组相连接；

所述鉴相器组的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述载波数字控制振荡器的输入端连接；

所述载波数字控制振荡器的余弦载波输出端与所述第一数字混频器组的载波输入端连接，所述载波数字控制振荡器的正弦载波输出端与所述第二数字混频器组的载波输入端连接。

2.根据权利要求1所述的装置，其特征在于，所述鉴相器组，包括顺序连接的m个并行鉴相器、m个并行CIC滤波器和均值计算单元，所述m个并行鉴相器的输入端分别与所述第一低通滤波器组和第二低通滤波器组的输出端连接，所述均值计算单元的输出端与所述环路滤波器的输入端连接。

3.根据权利要求1所述的装置，其特征在于，所述载波数字控制振荡器包括：顺序连接的相位累加器和正弦余弦查找表单元，其中，所述相位累加器的输入端与所述环路滤波器所输出端连接，所述正余弦查找表单元的输出端分别与所述第一数字混频器组和第二数字混频器组连接。

4.根据权利要求1所述的装置，其特征在于，在所述第一和第二数字混频器组之前还包括串并转换模块，用于将串行信号转换成m路并行中频信号。

5.根据权利要求1所述的装置，其特征在于，所述环路滤波器采用二阶有源比例积分结构。

6.根据权利要求5所述的装置，其特征在于，所述环路滤波器的比例常数C₁和积分常数C₂由以下公式确定：

其中ε为阻尼系数，T表示载波数字控制振荡器的频率控制字更新时间周期，K_d为环路增益，为鉴相器组增益K_p与载波数字控制振荡器增益K₀的乘积，ω_n为环路阻尼振荡频率，计算公式为：

阻尼系数ε取值为0.707，环路滤波器的噪声带宽B取值为码元速率的0.001倍。

7.根据权利要求1所述的装置，其特征在于，

所述第一和第二数字混频器组分别包括m个并列数字混频器；

所述第一和第二低通滤波器组分别包括m个并列低通滤波器。

8.一种数字通信接收机，其特征在于，包括权利要求1-7中任一项所述的全数字高速并行载波同步装置。

9.一种全数字高速并行载波同步方法，其特征在于，包括：

将串行信号转换成m路并行信号并输入至并行结构的数字混频器；

将数字混频后的并行数字信号输入至并行结构的低通滤波器；

滤除每路信号中的高频分量后，对外输出m路并行的载波同步后的数字信号，同时将低通滤波后的m路并行信号输入至并行结构的鉴相器；

并行结构的鉴相器分别计算低通滤波后的m路并行信号的相位误差；

分别经过CIC滤波器对所述相位误差进行平滑，再求得m路的平均鉴相误差；

将所述平均鉴相误差输出至环路滤波器，以对所述平均鉴相误差进行滤波并输出相应的相位控制字至载波数字控制振荡器；

所述载波数字控制振荡器根据所述相位控制字查找获得对应的正弦值和余弦值，并输出给所述并行结构的数字混频器。

10.根据权利要求9所述的方法，其特征在于，所述环路滤波器采用二阶有源比例积分结构；所述方法还包括预先确定所述环路滤波器的比例常数C₁和积分常数C₂，其中，

其中ε为阻尼系数，T表示载波数字控制振荡器的频率控制字更新时间周期，K_d为环路增益，为鉴相器组增益K_p与载波数字控制振荡器增益K₀的乘积，ω_n为环路阻尼振荡频率，计算公式为：

阻尼系数ε取值为0.707，环路滤波器的噪声带宽B取值为码元速率的0.001倍。