CN101795250A

CN101795250A - Vdl通信系统d8psk调制信号解调方法及装置

Info

Publication number: CN101795250A
Application number: CN 201010148567
Authority: CN
Inventors: 钟杰; 郑力
Original assignee: Chengdu Spaceon Technology Co Ltd
Current assignee: Chengdu Spaceon Technology Co Ltd
Priority date: 2010-04-16
Filing date: 2010-04-16
Publication date: 2010-08-04
Anticipated expiration: 2030-04-16
Also published as: CN101795250B

Abstract

本发明涉及甚高频数字链路(VHF Digital Link)通信系统差分编码八相相移键控(D8PSK)调制信号实时频差校正解调方法及装置。本发明针对现有技术的不足，并结合当今低成本FPGA器件的高速运算性能，公开了一种VDL通信系统D8PSK调制信号解调方法及装置，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度，并保证基带解调系统的性能。本发明通过提高基带信号的采样率，并充分利用差分编码所带来的相邻符号的互信息量，用前一符号的频差估计值作为差分解调时下一符号的频差估计值，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度。

Description

VDL通信系统D8PSK调制信号解调方法及装置

技术领域

本发明涉及通信技术，特别涉及甚高频数字链路(VHF Digital Link)通信系统差分编码八相相移键控(D8PSK)调制信号实时频差校正解调方法及装置。

背景技术

由于D8PSK调制信号占用频率带宽较小，数据通信速率较高，传输误码率较低，因此被广泛使用在通信、导航和监视系统中，特别适用于海事和空管等领域。

图1为VDL通信系统的传输模型示意图，中频接收机接收经过无线信道传输的D8PSK中频信号，经数字下变频和基带解调后，恢复发送的原始数据。解调性能的好坏决定了整个VDL通信系统性能的优劣。

D8PSK调制是一种线性的多电平数字调制方式，它将要发送的数据每三个比特组成一个符号作为载波相位的变化量去调制载波，能够提供更高的比特率和频谱效率。VDL通信系统还使用了GFSK调制方式，其码速率为19.2Kbit/S，小于D8PSK调制方式的码速率31.5Kbit/S。

在VHF(甚高频)频段的移动通信中，由于存在视距传播信号，无线信道对接收端解调影响较大的主要是收、发端载频的频差，该频差由移动终端高速运动产生的多普勒频移和收、发端载频的固有频差及相位噪声组成。上述因素会影响接收端的解调，使得数据传输误码率升高，以致通信系统无法正常工作，因此接收端必须采用相应的技术来消除收、发端载频的频差。频差校正技术通过实时调整接收端基带信号的相位，来达到消除收、发端载频频差的目的，校正技术的关键是频差的估计。

频差的估计方法通常可分为闭环和开环估计法。闭环估计法即载波同步法，使用锁相环从接收信号中恢复与发端同频同相的载波，可得到收、发端载频频差的最优估计值。开环估计法是利用一个突发数据帧内部分序列的收、发端载频频差估计值，作为整个突发数据帧内的频差估计值。开环估计法更适用于突发模式下的VDL通信系统的收、发端载频频差的估计。

专利号为200810128177.4的中国专利《载波恢复系统与载波恢复方法》中，提出了一种适用于多径衰落无线信道的通用载波恢复方法：在均衡器前端或后端接载波环。为克服环路锁定时间长的缺陷，该方法在环路的捕获阶段使用均衡器在前、载波环在后的结构，以便于载波的快速捕获；在环路的锁定阶段，使用载波环在前、均衡器在后的结构，以便于载波的精确锁定。上述方法使用了两套环路参数，环路的积分时间及参数的切换控制，使得载波同步的同步时间长，不适合工作于突发模式下且具有视距传播途径的VDL通信系统。

专利号为01112664.7的中国专利《一种适用于EDGE系统的8PSK均衡解调实现方法》中，采用最小二乘法得到的训练序列处信道估计值作为整个突发数据帧内的信道参数。该方法的处理速度快，当多普勒频移较小且突发数据帧的持续时间短时(即EDGE系统的情况。EDGE为Enhanced Data rates for GSM Evolution的缩写，是一种数字移动电话技术)，由于无线信道的相干时间远大于一个突发数据帧的持续时间，因而可认为无线信道在单个突发数据帧内的变化是很小的。但是，当多普勒频移较大且突发数据帧的持续时间较长时(即VDL系统的情况)，VHF信道参数在单个突发数据帧内几乎不变化的假设不成立，只能认为其在同一突发数据帧的相邻符号周期内的变化可忽略不计，因而该方法不适合工作于突发模式下且多普勒频移较大、突发数据帧持续时间较长的VDL通信系统。

另外，当基带信号的采样率较高时，开环估计法的运算量将大大增加，影响收、发端载频频差校正的实时性。

发明内容

本发明所要解决的技术问题，就是针对现有技术的不足，并结合当今低成本FPGA器件的高速运算性能，提供一种VDL通信系统D8PSK调制信号解调方法及装置，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度，并保证基带解调系统的性能。

本发明的VDL通信系统D8PSK调制信号解调方法，包括以下步骤：

a、对带通信号x(t)采样得到的数字中频信号进行数字下变频，得到I、Q两路基带信号；

b、根据I、Q两路基带信号，计算收、发端载频的实时频差Δω，并提取发端位同步钟；

c、根据收、发端载频的实时频差Δω，对基带信号进行相位校正；

d、根据相位校正后的基带信号和提取出的发端位同步钟，进行差分解调，恢复发送符号，并将其转换为相应的比特值。

具体的，步骤a中，带通信号x(t)采样率f_SAMP，通过以下公式确定：

n取能满足f_SAMP≥2B的自然数；

同时，f_SAMP还应满足：

\frac{2 \times f_{H}}{n} \leq f_{SAMP} \leq \frac{2 \times f_{L}}{n - 1}, 1 \leq n \leq I_{g} [\frac{f_{L}}{B}];

其中，f₀为带通信号x(t)的中心频率，f_H为带通信号x(t)的最高频率，f_L为带通信号x(t)的最低频率，B为带通信号x(t)的频带宽度(B＝f_H-f_L)，I_g[]表示取不大于括号内数值的最大正整数。

具体的，步骤b中，收、发端载频的实时频差Δω，由以下公式确定：

Δω＝arctg(u₄/u₃)/(8×T_S)，

\{\begin{matrix} u_{3} = - {u_{1}^{2} \times [1 - 2 \times u_{2}^{2}] - u_{2}^{2} \times [1 + 2 \times u_{1}^{2} [} - 16 \times [(u_{1} + u_{2}) (u_{1} - u_{2}) u_{1} u_{2}] \\ u_{4} = - 4 (u_{1} + u_{2}) (u_{1} - u_{2}) u_{1} u_{2} \times [u_{1} (u_{1} + u_{2}) + u_{2} (u_{1} - u_{2})] \times {[u}_{1} (u_{1} - u_{2}) - u_{2} (u_{1} + u_{2})] \end{matrix};

发端位同步钟的提取是先由下式得到含发端位同步钟频率的低频信号SCLK_n：

SCLK_n＝|I_n×I_n-1+Q_n×Q_n-1|+|-I_n×Q_n-1+Q_n×I_n-1|，

然后使用锁相环从SCLK_n中提取出发端位同步钟；

其中，u₁由2×I_n×I_n-1进行低通滤波得到，u₂由-2×I_n×Q_n-1进行低通滤波得到，T_S为符号周期；I_n、Q_n表示第n个符号周期内I、Q两路基带信号的采样值，而I_n-1、Q_n-1表示第(n-1)个符号周期内I、Q两路基带信号的采样值。

进一步的，所述步骤d中，差分解调的过程为：对相位校正后的基带信号分别进行

相位旋转，得到四路信号；然后对这四路信号进行联合符号检测，并将检测结果作为解调输出。

进一步的，其特征在于，步骤a包括：

步骤a1、将所述数字中频信号与收端NCO混频并滤除镜频分量，得到初级I、Q两路基带信号；

步骤a2、对初级I、Q两路基带信号，进行多级抽取及滤波，得到次级I、Q两路基带信号；

步骤a3、对次级I、Q两路基带信号，进行匹配滤波，得到I、Q两路基带信号；

初级I、Q两路基带信号采样率高于次级I、Q两路基带信号采样率；次级I、Q两路基带信号采样率高于32倍符号速率。

具体的，步骤a2中，多级抽取的抽取因子D由以下公式确定：

D＝f_SAMP/f_B，且D＝A^m×Bⁿ×C^p......

其中，f_B为基带信号的采样率；A、B、C……为素数，分别代表每级的抽取因子；m、n、p……为正整数，分别表示各级的抽取次数。

本发明的VDL通信系统D8PSK调制信号解调装置，包括：数字下变频模块、位同步钟提取模块、频差估计模块、相位校正模块和差分解调模块；

所述的数字下变频模块，用于将带通采样后得到的数字中频信号下变频为基带信号，并滤除因混频而产生的高频分量；

所述位同步钟提取模块，用于从基带信号中提取发端的位同步时钟；

所述频差估计模块，用于从基带信号中提取收、发端载频的实时频差；

所述相位校正模块，用于根据收、发端载频的实时频差，对基带信号进行相位校正；

所述差分解调模块，用于基带信号的解调及恢复数据的输出。

进一步的，还包括时钟分配模块，其内置于FPGA芯片中，用于产生D8PSK调制信号解调算法需要的时钟信号。

本发明的有益效果是，通过提高基带信号的采样率，并充分利用差分编码所带来的相邻符号的互信息量，用前一符号的频差估计值作为差分解调时下一符号的频差估计值，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度，并消除VDL通信系统中信号在无线信道中传输所带来的收、发端载频频差。

附图说明

图1为VDL通信系统的传输模型示意图；

图2为D8PSK差分解调器的处理流程图；

图3为DDC算法的处理流程图；

图4为D8PSK差分解调器的构成图。

具体实施方式

下面结合附图及具体实施方式，描述本发明的技术方案。

本发明的技术方案，通过提高基带信号的采样率，并充分利用差分编码所带来的相邻符号的互信息量，用前一符号的频差估计值作为差分解调时下一符号的频差估计值，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度。该方法的具体流程图如图2所示，包括以下步骤：

步骤1、对带通信号x(t)采样得到的数字中频信号进行数字下变频(DDC)，得到采样率为fB的I路基带信号和Q路基带信号

步骤2、根据I、Q两路基带信号，计算收、发端载频的实时频差Δω，并提取发端位同步钟；

步骤3、根据收、发端载频的实时频差Δω，对基带信号进行相位校正；

步骤4、根据相位校正后的基带信号和提取出的发端位同步钟，进行差分解调，恢复发送符号，并将其转换为相应的比特值。

下面对各步骤进行详细描述：

在步骤1中，带通信号x(t)采样率f_SAMP，通过以下公式确定：

f_{SAMP} \frac{4 \times f_{0}}{2 \times n + 1},

n取能满足f_SAMP≥2B的自然数；

同时，f_SAMP还应满足：

\frac{2 \times f_{H}}{n} \leq f_{SAMP} \leq \frac{2 \times f_{L}}{n - 1}, 1 \leq n \leq I_{g} [\frac{f_{L}}{B}];

其中，f_O为带通信号x(t)的中心频率，f_H为带通信号x(t)的最高频率，f_L为带通信号x(t)的最低频率，B为带通信号x(t)的频带宽度(B＝f_H-f_L)，I_g[]表示取不大于括号内数值的最大正整数。

在这一步中，应根据中频信号的载频，并考虑器件性能，选择合适的中频采样率f_SAMP和基带采样率f_B，f_SAMP和f_B的取值，将极大地影响DDC算法的计算复杂度。具体地，所述的DDC算法包括如下步骤：

步骤11、将所述数字中频信号与收端NCO混频并滤除镜频分量，得到初级I、Q两路基带信号；

步骤12、对初级I、Q两路基带信号，进行多级抽取及滤波，得到次级I、Q两路基带信号；

这里的多级抽取的抽取因子D由以下公式确定：

D＝f_SAMP/f_B，且D＝A^m×Bⁿ×C^p......

其中，f_B为基带信号的采样率；A、B、C……为素数，分别代表每级的抽取因子；m、n、p……为正整数，分别表示各级的抽取次数。例如，f_SAMP＝70.68MHz，f_B＝0.589MHz，则抽取因子D＝f_SAMP/f_B＝120，可以得到D＝5¹×2³×3¹，即本例采用3级抽取，第一级抽取因子为5，抽取一次；第二级抽取因子为2，抽取3次；第三级抽取因子为3，抽取一次；。最后完成抽取因子为120的三级抽取。余类推。

步骤13、对次级I、Q两路基带信号，进行匹配滤波，得到I、Q两路基带信号；

上述步骤11-13的过程参见图3所示。

步骤2中，收、发端载频的实时频差Δω，由以下公式确定：

Δω＝arctg(u₄/u₃)/(8×T_S)，

\{\begin{matrix} u_{3} = - {u_{1}^{2} \times [1 - 2 \times u_{2}^{2}] - u_{2}^{2} \times [1 + 2 \times u_{1}^{2} [} - 16 \times [(u_{1} + u_{2}) (u_{1} - u_{2}) u_{1} u_{2}] \\ u_{4} = - 4 (u_{1} + u_{2}) (u_{1} - u_{2}) u_{1} u_{2} \times [u_{1} (u_{1} + u_{2}) + u_{2} (u_{1} - u_{2})] \times {[u}_{1} (u_{1} - u_{2}) - u_{2} (u_{1} + u_{2})] \end{matrix};

含发端位同步钟频率的低频信号SCLK_n的产生，由以下公式确定：

SCLK_n＝|I_n×I_n-1+Q_n×Q_n-1|+|-I_n×Q_n-1+Q_n×I_n-1|；

然后使用锁相环从SCLK_n中提取出发端位同步钟。

在步骤3中，根据收、发端载频的实时频差Δω，对基带信号进行相位校正，就是根据上面计算得到的收、发端载频的实时频差Δω，用DDS(直接数字频率合成)技术产生本地的相位校正信号ΔI、ΔQ，去校正原基带信号I_n、Q_n，得到频差校正后的基带信号I′_n、Q′_n。频差校正后的基带信号I′_n、Q′_n的计算，可通过以下公式确定：

ΔI＝cos(Δω×T_S)，ΔQ＝sin(Δω×T_S)

I′_n＝I_n×ΔI+Q_n×ΔQ ，Q′_n＝Q_n×ΔI+I_n×ΔQ。

步骤4，根据相位校正后的基带信号和提取出的发端位同步钟，进行差分解调，恢复发送符号，并将其转换为相应的比特值。

该步骤中，对相位校正后的基带信号进行相位旋转

后得到四路信号a、b、c、d，然后对这四路信号进行联合符号检测，并将检测结果作为解调输出。例如，经相位偏移

和格雷映射的符号检测、判决规则如下式所示：

假如a≥0且b≥0且c≥0且d≥0，那么相位变化量

为

对应的解调输出为000；

假如a≥0且b≥0且c≥0且d＜0，那么相位变化量

为

对应的解调输出为001；

假如a≥0且b≥0且c＜0且d＜0，那么相位变化量为

对应的解调输出为011；

假如a≥0且b＜0且c＜0且d＜0，那么相位变化量

为

对应的解调输出为010；

假如a＜0且b＜0且c＜0且d＜0，那么相位变化量

为对应的解调输出为110；

假如a＜0且b＜0且c＜0且d≥0，那么相位变化量为

对应的解调输出为111；

假如a＜0且b＜0且c≥0且d≥0，那么相位变化量

为

对应的解调输出为101；

假如a＜0且b≥0且c≥0且d≥0，那么相位变化量

为

对应的解调输出为100。

本发明VDL通信系统D8PSK调制信号解调装置结构图如图4所示，该装置包括：DDC模块、位同步钟提取模块、频差估计模块、相位校正模块和差分解调模块，还包括FPGA芯片内的时钟分配模块。

FPGA芯片内的时钟分配模块，用于将晶振分频出D8PSK解调算法需要的多个时钟。

DDC模块的输入端与中频接收机的采样输出端相连，用于将中频信号数字下变频为基带信号，分I、Q两路送给位同步钟提取模块、频差估计模块、相位校正模块；

位同步钟提取模块，接收DDC模块输出的基带信号后，提取出发端位同步时钟，输出给频差估计、相位校正、差分解调模块；

频差估计模块，接收DDC模块输出的基带信号和位同步钟提取模块输出的位同步时钟，计算出收、发端载频的频差估计值，输出给相位校正模块；

相位校正模块，接收DDC模块输出的基带信号、位同步钟提取模块输出的位同步时钟以及频差估计模块输出的频差信号，将DDC模块输出的基带信号经相位校正后，输出给差分解调模块；

差分解调模块，接收位同步钟提取模块输出的位同步时钟和相位校正模块输出的基带信号，进行差分解调，然后输出解调数据。

其中，频差估计模块和位同步钟提取模块是该装置的核心。频差估计模块是求得前一符号周期内的收、发端载频的频差估计值，而位同步钟提取模块用于寻找一个符号周期内频差估计和差分解调的最佳采样点。

本发明所述方法综合考虑了D8PSK差分解调方法的性能、复杂度、稳定性和运算速度，通过提高基带信号的采样率，并充分利用差分编码所带来的相邻符号的互信息量，用前一符号的频差估计值作为差分解调时下一符号的频差估计值，来消除由于多普勒频移、相位噪声等原因导致的收、发端载频的频差。

最后应说明的是，以上实例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.VDL通信系统D8PSK调制信号解调方法，包括以下步骤：

2.根据权利要求1所述的VDL通信系统D8PSK调制信号解调方法，其特征在于，步骤a中，带通信号x(t)采样率f_SAMP，通过以下公式确定：

n取能满足f_SAMP≥2B的自然数；

同时，f_SAMP还应满足：

\frac{2 \times f_{H}}{n} \leq f_{SAMP} \leq \frac{2 \times f_{L}}{n - 1},

1 \leq n \leq I_{g} [\frac{f_{L}}{B}];

3.根据权利要求1所述的VDL通信系统D8PSK调制信号解调方法，其特征在于，步骤b中，收、发端载频的实时频差Δω，由以下公式确定：

Δω＝arctg(u₄/u₃)/(8×T_S)，

\{\begin{matrix} u_{3} = - {u_{1}^{2} \times [1 - 2 \times u_{2}^{2}] - u_{2}^{2} \times [1 + 2 \times u_{1}^{2}]} - 16 \times [(u_{1} + u_{2}) (u_{1} - u_{2}) u_{1} u_{2}] \\ u_{4} = - 4 (u_{1} + u_{2}) (u_{1} - u_{2}) u_{1} u_{2} \times [u_{1} (u_{1} + u_{2}) + u_{2} (u_{1} - u_{2})] \times [u_{1} (u_{1} - u_{2}) - u_{2} (u_{1} + u_{2})] \end{matrix};

SCLK_n＝|I_n×I_n-1+Q_n×Q_n-1|+|-I_n×Q_n-1+Q_n×I_n-1|，

然后使用锁相环从SCLK_n中提取出发端位同步钟；

4.根据权利要求1所述的VDL通信系统D8PSK调制信号解调方法，其特征在于，所述步骤d中，差分解调的过程为：对相位校正后的基带信号分别进行

5.根据权利要求1、2、3或4所述的VDL通信系统D8PSK调制信号解调方法，其特征在于，步骤a包括：

6.根据权利要求5所述的VDL通信系统D8PSK调制信号解调方法，其特征在于，步骤a2中，多级抽取的抽取因子D由以下公式确定：

D＝f_SAMP/f_B，且D＝A^m×Bⁿ×C^p......

7.VDL通信系统D8PSK调制信号解调装置，包括：数字下变频模块、位同步钟提取模块、频差估计模块、相位校正模块和差分解调模块；

8.根据权利要求7所述的VDL通信系统D8PSK调制信号解调装置，其特征在于，还包括时钟分配模块，其内置于FPGA芯片中，用于产生D8PSK调制信号解调算法需要的时钟信号。