CN102621563B

CN102621563B - 一种基于fpga的gps软件接收机信号跟踪方法及其系统

Info

Publication number: CN102621563B
Application number: CN 201210075771
Authority: CN
Inventors: 潘树国; 王庆; 胡刚
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2012-03-20
Filing date: 2012-03-20
Publication date: 2013-09-18
Anticipated expiration: 2032-03-20
Also published as: CN102621563A

Abstract

一种基于FPGA的GPS软件接收机跟踪方法，输入的数字中频信号与载波发生器的I、Q两路相乘后进入码相关器，得到六路相关结果，在载波跟踪环路中，取六路相关输出中的I_P、Q_P进入相位判决器，当相位偏移满足Δθ＞θ_H，采用载波鉴频器进行鉴频运算，Δθ＜θ_H时，采用载波鉴相器进行鉴相运算，结果经载波环路滤波器滤波后进入载波发生器中来调整载波频率；在码跟踪环路中，取I_E、I_L、Q_E、Q_L进入码环路鉴别器进行鉴相运算，结果经过码环路滤波器滤波后进入CA码发生器来调整CA码的相位。两个环路交叉耦合，对载波频率和码相位进行同步跟踪，使本地复现的载波和码与信号对准，后级积分累加判决器对I_P进行积分判决后，得到导航数据位。

Description

一种基于FPGA的GPS软件接收机信号跟踪方法及其系统

技术领域

本发明涉及GPS接收机的跟踪技术，尤其涉及一种基于FPGA的GPS软件接收机信号跟踪方法及其系统，属于GPS软件接收机基带处理技术领域。

背景技术

目前世界各大卫星导航系统都在蓬勃发展，但是最成熟，市场占有率最大的就是GPS系统。GPS系统主要由空间星座部分，地面监控部门和用户设备部门组成。其中用户部门具有巨大的市场前景和商业利益。现代标准GPS软件接收机都是采用ASIC芯片进行基带信号处理的，如果要对其进行性能的升级或者改造，就需要重新设计ASIC芯片，其代价很高。随着近几年来FPGA技术以及制作工艺上的进步，出现了现代大容量，高速的的FPGA芯片。现场可编程门阵列(FPGA)既继承了专用集成电路(ASIC)的大规模、高集成度、高可靠性的优点，又克服了普通ASIC设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字电路设计的理想首选。FPGA生产厂商也推出了一些面向DSP的开发工具和能够有效应用于数字通信系统的IP core。因此它不仅为现代数字信号处理提供了新的实现方式，而且其在开发设计费用，耗费设计周期以及灵活度方面也有很大的改进。此外由于FPGA的开发设计思想更加贴进物理底层，所以在通信系统的实现和相关算法的硬件验证上FPGA有更大的优势。它为通信相关算法的硬件验证提供了一个很好的物理平台。尤其是其可采用流水线结构对数据流进行同步处理，从而可以避免事后数据运算所带来的实时性问题。因此，基于FPGA的GPS软件接收机具有广阔的应用前景，它解决了从硬件上实现GPS软件接收机所带来的种种不便，为GPS卫星定位技术的进一步发展注入新的活力。

GPS接收机在完成了信号的捕获之后，就对信号的载波频率和伪码相位有了粗略的估计。一般来说，根据信号捕获的结果，对载波频率的估计精度在几百Hz左右，而伪码相位的估计精度在±0.5个码片范围之内。这个精度不足以实现导航电文数据的解调，因为解调数据一般必须在进入稳定的跟踪状态以后才可以进行。同时随着卫星和接收机的相对运动，天线接收到的信号的载波频率和伪码相位还在时刻发生变化，而且更为棘手的是，接收机本地的时钟的钟漂和随机抖动也会影响对已捕获信号的锁定。所以GPS信号的跟踪是接收机的核心技术之一，也是影响接收机性能的主要因素。GPS信号跟踪的目的有两个，一个是实现对GPS信号中的载波分量的跟踪；另一个是实现对伪码分量的跟踪。为了跟踪GPS信号中的载波频率和码相位，现有技术采用两个跟踪环(载波频率跟踪环及码相位跟踪环)分别跟踪GPS的载波频率和码相位。

发明内容

本发明利用FPGA可对数据进行实时处理的特点，解决了跟踪算法在PC平台上常遇到的实时性问题，同时为了保持对GPS信号的锁定，需要跟踪环路来进一步确定载波频率和码相位并实时调整电路。

本发明采用的技术解决方案为：一种基于FPGA的GPS软件接收机跟踪方法，其特征在于：码相位跟踪环采用超前-滞后跟踪环的延迟锁定环来跟踪GPS信号中CA码的相位，载波跟踪环采用锁频环和Costas锁相环交替工作的方式，当GPS软件接收机跟踪开始时，输入的数字中频信号分为两路，和载波发生器的I、Q两路相乘后进入码相关器，分别和E、P、L三路伪码进行相关，得到六路相关结果，在载波跟踪环路中，取六路相关输出中的I_P、Q_P进入相位判决器，当相位偏移满足Δθ＞θ_H，采用载波鉴频器进行鉴频运算，使相位偏移不断缩小直到Δθ＜θ_H时，采用载波鉴相器进行鉴相运算，结果经载波环路滤波器滤波后进入载波发生器中来调整载波频率；在码跟踪环路中，取I_E、I_L、Q_E、Q_L进入码环路鉴别器进行鉴相运算，结果经过码环路滤波器滤波后进入CA码发生器来调整CA码的相位；两个环路交叉耦合，对载波频率和码相位进行同步跟踪，使本地复现的载波和码与信号对准，后级积分累加判决器对I_P进行积分判决后，得到导航数据位。

实现上述基于FPGA的GPS软件接收机跟踪方法的系统，设有码相位跟踪环及载波频率跟踪环两个交叉耦合的跟踪环路，其中：

码相位跟踪环包括

CA码发生器：设有2个10位最大长度线性移位寄存器G1和G2，在1.023MHZ的时钟驱动下各自产生长度为1023位的最大长度PRN码，码片标称速率为1.023MHZ，由于跟踪环路中鉴相器的需要，CA码发生器的输出分为早码、即时码、晚码，彼此相差0.5个码片，将CA码输出通过两个级联的D触发器，将原始输出与两级D触发器中间的输出和末级输出分别作为早码，即时码和晚码，D触发器时钟工作在CA码发生器驱动时钟频率的2倍处；

码环鉴相器：采用超前加上滞后包络去除上超前减去滞后包络的归一化运算，包含了加减，乘法，除法和开平方根，调用IP核即可实现；

码环滤波器：用于减小锁定相位的误差，消除突发干扰对锁定失锁的影响，滤除高频成分，同时配合CA码发生器调整锁相范围和锁定时间，采用三阶环路滤波器；

积分累加器：设有一个位宽为32位的累加器，在每个时钟的上升沿对输入端的数据进行累加。在VERILOG编程时采用整数类型范围在-2³²+1～2³²-1，保证对负数的正确累加；

载波频率跟踪环包括

载波鉴相器：采用

函数结构，以查找表法实现反正切运算，首先计算出所需的值，再将其存入ROM的IP核中，最后根据输入值查找所需的结果；

载波鉴频器：采用CORDIC算法的迭代结构和流水结构法的一阶差分鉴频得到所需的频率值；

载波发生器：采用查找表，根据各个NCO正、余弦波相位计算好相位的正、余弦值，并按相位角度作为地址存储该相位的正、余弦值数据；

载波环路滤波器：采用三阶环路滤波器；

相位判决器：频率偏移对应的是相位偏移，当相位偏移满足：Δθ＞θ_H，采用载波锁频环进行粗锁，相位偏移不断缩小直到Δθ＜θ_H时，载波锁相环开始工作。

本发明的优点及显着效果：本发明利用FPGA可对数据进行实时处理的特点，解决了跟踪算法在PC平台上常遇到的实时性问题：

(1)载波跟踪环采用了采用锁频环和Costas锁相环交替工作的方式来实现载波频率的跟踪，解决了GPS软件接收机在高动态下易失锁的问题。当GPS接收机工作在高动态的情况下，系统可以检测到载波频率偏移，当载波频率偏移较大时采用锁频环进行跟踪，即粗锁；当载波频率偏移不断缩小至较小时，采用锁相环对载波频率进行跟踪，即细锁，从而有效地避免了环路失锁的问题。

(2)载波鉴频器采用CORDIC算法，同时加入了流水线结构，该方法具有精度高、速度快、延迟小、结构简单及容易实现等优点，有利于实现GPS接收机的实时性。

(3)载波鉴相器和载波发生器采用查找表技术来实现。查找表技术是利用地址查询存储空间技术取代传统的数学运算，大大提高了系统的速度，提高了GPS软件接收机的实时性。

(4)码跟踪环采用Altera公司的IP核技术来实现码环路鉴别器，与传统的ASIC器件或者用户自己设计的模块相比，大大减少了设计周期和开发成本，提高了设计的性能。

附图说明

图1为载波跟踪环结构图；

图2为三阶环路滤波器结构图；

图3为码跟踪环结构图；

图4为GPS接收机跟踪环路整体结构图。

具体实施方式

如图1所示，载波跟踪环采用锁频环和Costas锁相环交替工作的方式，在载波频率跟踪环刚进入捕获状态时，采用锁频环进行频率跟踪，工作一段时间以后，载波频率跟踪误差值落入载波相位跟踪环的捕捉带内，此时将环路切换到costas锁相环进行载波相位跟踪，减小跟踪误差。而当接收机在高动态情况下，系统可以检测到，并自动切换为FLL频率跟踪环路，从而有效地避免了环路失锁的问题。它主要是由载波鉴相器、载波鉴频器、载波发生器、载波环路滤波器、相位判决器五个基本部分组成的。在这种工作方式中，输入的数字中频信号分为两路，和载波发生器的I、Q两路相乘后进入码相关器，分别和E、P、L 3路伪码进行相关，得到6路相关结果。取六路相关输出中的I_P、Q_P进入相位判决器，当相位偏移满足：Δθ＞θ_H，采用载波鉴频器进行鉴频运算，使相位偏移不断缩小直到Δθ＜θ_H时，采用载波鉴相器进行鉴相运算，结果经载波环路滤波器滤波后进入载波发生器中来调整载波频率，以达到与输入信号的的载波频率同步。

载波鉴相器采用

函数结构，则采用查找表法即可实现反正切运算。首先计算出所需的值，再将其存入ROM的IP核中，最后根据输入值查找所需的结果即可。

载波鉴频器采用CORDIC算法的迭代结构和流水结构法的一阶差分鉴频方法，由于数字域的频率函数f(n)与相位函数θ(n)之间的关系：

故可以利用CORDIC算法的迭代结构和流水线设计得到的相位值进行一阶差分就可以得到所需的频率值。该迭代结构的优点是耗费较少的资源，但需要n-1个时钟周期才能输出一个数据，为此可以通过提高迭代内部的计算时钟以提高计算速率。流水结构的优点是每个时钟周期会输出一个数据，即速度快，但较输入数据相比随着迭代次数的增加，延时随之增加，另外流水结构需求的资源较多。

载波发生器采用查找表法，事先根据各个NCO正、余弦波相位计算好相位的正、余弦值，并按相位角度作为地址存储该相位的正、余弦值数据即可。

载波环路滤波器的目的是为了减少噪声，在输出端得到一个较原始信号更精确的估计值.环路滤波器的阶数和噪声带宽决定了环路对信号的动态响应能力.环路的阶数依赖于滤波器的阶数.目前应用的环路滤波器以二阶环为主。三阶环由于其对加速度的跟踪能力，已得到一定程度的应用，并正受到越来越多的重视。在高动态频率跟踪时，如对斜升频率的跟踪一般都设计成三阶环结构，才能使环路对加速度的稳态跟踪误差为零。因此

本发明采用三阶环路滤波器，其结构如图2所示，

C_{1} = \frac{8 b W_{n} T + 2 {W_{n}^{3} T}^{3}}{K_{0} K_{d} (8 + 4 b W_{n} T + 2 a {W_{n}^{2} T}^{2} + {W_{n}^{3} T}^{3})},

C_{2} = \frac{8 b {W_{n}^{2} T}^{2} + 4 {W_{n}^{3} T}^{3}}{K_{0} K_{d} (8 + 4 b W_{n} T + 2 a {W_{n}^{2} T}^{2} + {W_{n}^{3} T}^{3})},

C_{3} = \frac{{8 bT W_{n}^{3}}^{3}}{K_{0} K_{d} (8 + 4 b W_{n} T + 2 a {W_{n}^{2} T}^{2} + {W_{n}^{3} T}^{3})},

式中

W_{n} = \frac{4 ab - 4}{a b^{2} + a^{2} - b} B_{L}

为环路固有频率，K_d为载波鉴相器的增益，K₀为载波发生器的增益，T为积分时间，a＝11，b＝24为阻尼系数等于0.707的经验值。

相位判决器。因为频率偏移对应的是相位偏移，当相位偏移满足：Δθ＞θ_H，即偏移较大时，采用载波锁频环进行粗锁，使相位偏移不断缩小直到Δθ＜θ_H时，载波锁相环开始工作，使相偏进一步地减小，直至锁定。

如图3所示，码跟踪环采用超前-滞后延迟锁定环，它主要由CA码发生器、码环路鉴别器以及码环路滤波器组成。在码跟踪环路中，输入的数字中频信号分为两路，和载波发生器产生的I、Q两路相乘后进入码相关器，分别和E、P、L 3路伪码进行相关，得到6路相关结果，取其中的四路相关结果I_E、I_L、Q_E、Q_L进入码环路鉴别器进行鉴相运算得到相位误差信号，而相位误差信号经码环路滤波器滤波后用于修改载波发生器的频率控制字，使载波发生器的输出频率按输入频率的动态变化，即调整CA码的相位。

码环鉴相器采用超前加上滞后包络去除上超前减去滞后包络的归一化运算，由于此运算包含了加减，乘法，除法和开平方根这几种算术运算，故调用IP核即可实现。

码环路滤波器是延迟锁定环中重要的一部分，其目的是减小锁定相位的误差，消除突发干扰对锁定失锁的影响，滤除高频成分，同时配合CA码发生器调整锁相范围和锁定时间。码环滤波器采用三阶环路滤波器，其结构与载波环路滤波器相同，区别仅在于系C₁，C₂，C₃不同。

CA码发生器由2个10位最大长度线性移位寄存器G1和G2组成，在1.023MHZ的时钟驱动下各自产生长度为1023位的最大长度PRN码，码片标称速率为1.023MHZ。由于跟踪环路中鉴相器的需要，CA码发生器的输出需要分为三路，分为早码、即时码、晚码，彼此相差0.5个码片。产生的方法是将CA码输出通过两个级联的D触发器，将原始输出与两级D触发器中间的输出和末级输出分别作为早码，即时码和晚码，D触发器时钟工作在CA码发生器驱动时钟频率的2倍处。

如图4所示，GPS接收机跟踪环路包括载波跟踪环和码跟踪环。码跟踪环采用超前-滞后跟踪环的延迟锁定环跟踪GPS信号中C/A码的初始相位，而载波跟踪环采用锁频环和Costas锁相环交替工作的方式实现对载波频率的跟踪同步。在载波跟踪环路中，取六路相关输出中的I_P、Q_P进入相位判决器，当相位偏移满足：Δθ＞θ_H，采用载波鉴频器进行鉴频运算，使相位偏移不断缩小直到Δθ＜θ_H时，采用载波鉴相器进行鉴相运算，结果经载波环路滤波器滤波后进入载波发生器中来调整载波频率；在码跟踪环路中，取I_E、I_L、Q_E、Q_L进入码环路鉴别器进行鉴相运算，结果经过码环路滤波器滤波后进入CA码发生器来调整CA码的相位。两个环路交叉耦合，对载波频率和码相位进行同步跟踪，使本地复现的载波和码尽可能地和信号对准，后级积分累加判决器对I_P进行积分判决即可得到导航数据位。

Claims

1.一种基于FPGA的GPS软件接收机跟踪方法，码相位跟踪环采用超前-滞后跟踪环的延迟锁定环来跟踪GPS信号中C/A码的相位，载波跟踪环采用锁频环和Costas锁相环交替工作的方式，当GPS软件接收机跟踪开始时，输入的数字中频信号分为两路,和载波发生器的I、Q两路相乘后进入码相关器,分别和E、P、L三路伪码进行相关,得到六路相关结果，在载波跟踪环路中，取六路相关输出中的I_P、Q_P进入相位判决器，当相位偏移满足Δθ＞θ_H，采用载波鉴频器进行鉴频运算,使相位偏移不断缩小直到Δθ＜θ_H时,采用载波鉴相器进行鉴相运算，结果经载波环路滤波器滤波后进入载波发生器中来调整载波频率；在码跟踪环路中，取I_E、I_L、Q_E、Q_L进入码环路鉴别器进行鉴相运算，结果经过码环路滤波器滤波后进入CA码发生器来调整CA码的相位；两个环路交叉耦合，对载波频率和码相位进行同步跟踪，使本地复现的载波和码与信号对准，后级积分累加判决器对I_P进行积分判决后，得到导航数据位；

其特征在于：基于上述方法的系统，设有码相位跟踪环及载波频率跟踪环两个交叉耦合的跟踪环路：

码相位跟踪环包括：

码环鉴相器：采用将超前包络减去滞后包络得到的结果除以将超前包络加上滞后包络得到的结果的归一化运算，包含了加减，乘法，除法和开平方根，调用IP核即可实现；

积分累加器：设有一个位宽为32位的累加器，在每个时钟的上升沿对输入端的数据进行累加；在VERILOG编程时采用整数类型范围在

保证对负数的正确累加；

载波频率跟踪环包括

载波鉴相器：采用函数结构，以查找表法实现反正切运算，首先计算出所需的值，再将其存入ROM的IP核中，最后根据输入值查找所需的结果；

载波环路滤波器：采用三阶环路滤波器；

相位判决器：频率偏移对应的是相位偏移,当相位偏移满足:Δθ＞θ_H，采用载波锁频环进行粗锁,相位偏移不断缩小直到Δθ＜θ_H时,载波锁相环开始工作。