CN115079217A - 一种大动态高灵敏度短突发信号环路稳健跟踪方法 - Google Patents

一种大动态高灵敏度短突发信号环路稳健跟踪方法 Download PDF

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CN115079217A CN202210851109.0A CN202210851109A CN115079217A CN 115079217 A CN115079217 A CN 115079217A CN 202210851109 A CN202210851109 A CN 202210851109A CN 115079217 A CN115079217 A CN 115079217A
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Abstract

本申请涉及一种大动态高灵敏度短突发信号环路稳健跟踪方法。所述方法包括：对预设长度的输入信号进行准相干累积，得到归一化复相关值，根据归一化复相关值对所述输入信号的相位和频率进行最大似然估计，分别得到相位和频率的开环估计值，根据相位和频率的开环估计值，生成本地载波；根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果，将第一相干累积结果输入第一环路模块中，输出粗跟踪结果，对粗跟踪结果进行相干累积操作，得到第二相干累积结果，将第二相干累积结果输入第二环路模块中，输出稳定跟踪结果。采用本方法可以对大动态高灵敏度短突发信号进行稳定跟踪。

Description

一种大动态高灵敏度短突发信号环路稳健跟踪方法
技术领域
本申请涉及通讯技术领域，特别是涉及一种大动态高灵敏度短突发信号环路稳健跟踪方法。
背景技术
北斗卫星导航定位系统兼具RDSS（Radio Determination Satellite Service,卫星无线电定位业务）和卫星无线电导航业务（Radio Navigation Satellite Service,RNSS）。RDSS是其中的重要组成部分，其工作原理为，主控站通过多颗GEO卫星向各类RDSS用户机广播出站信号，用户机通过GEO卫星向主控站发送入站信号。主控站接收入站信号后，进行信息解调、伪距计算和定位解算，然后再将定位结果返回给用户机。入站信号是典型的短突发信号，其稳健跟踪是影响地面段用户可获得的服务质量的主要因素。
同时，随着低轨卫星星座的发展，短突发信号业务也应用到了低轨卫星上。低轨道卫星具有传输延时短、路径损耗小的特点，作为高轨道卫星的辅助手段，与GEO卫星共同工作，实现出站、入站容量的扩展。用户机接收到LEO出站增强信号后，响应该信号，并通过GEO完成入站，中心站接收入站信号完成解析后，通过地面通信网将出站信息推送至卫星可见信关站，然后通过星地数传链路将出站信息上传至LEO卫星，LEO卫星将出站信息播发，完成通信。低轨卫星的补充，也对短突发信号的稳健跟踪提出了挑战。
特别是针对高动态用户，如机载用户机、弹载用户机等，入站短突发信号的稳健跟踪是一大难题。通常的卫星导航信号的高动态跟踪，采用的是高阶环路的跟踪方法，即采用三阶锁相环，必要时辅助加上锁频环。这种方法对于连续信号可以实现较为稳健的跟踪。若信号是短突发信号，采用环路法一方面可能会限制积分时长，影响跟踪环路的稳健性，另一方面，收敛时间长，无法满足短突发信号即时解调的需求。为了满足短突发入站信号的稳健跟踪，需要探索新的环路跟踪方法。
发明内容
基于此，有必要针对上述技术问题，提供一种大动态高灵敏度短突发信号环路稳健跟踪方法。
一种大动态高灵敏度短突发信号环路稳健跟踪方法，所述方法包括：
对预设长度的输入信号进行准相干累积，得到归一化复相关值，根据所述归一化复相关值对所述输入信号的相位和频率进行最大似然估计，分别得到相位和频率的开环估计值；
根据所述相位和频率的开环估计值，生成本地载波；
根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果；
将所述第一相干累积结果输入第一环路模块中，输出粗跟踪结果；所述第一环路模块包括：二阶锁频环环路、第一三阶锁相环环路以及第一一阶延迟锁定环环路；所述二阶锁频环环路的输出作为所述第一三阶锁相环环路的辅助输入；所述粗跟踪结果由所述第一三阶锁相环环路的输出结果和所述第一一阶延迟锁定环环路的输出结果确定；
对所述粗跟踪结果进行相干累积操作，得到第二相干累积结果；
将所述第二相干累积结果输入第二环路模块中，输出稳定跟踪结果；所述第二环路模块中包括：第二三阶锁相环环路和第二一阶延迟锁定环环路；所述稳定跟踪结果由所述第二三阶锁相环环路的输出结果和所述第二一阶延迟锁定环环路的输出结果确定。
在其中一个实施例中，对预设长度的输入信号的I支路和Q支路的相关值进行去数据位的操作为：
Figure 218370DEST_PATH_IMAGE001
对去数据位的相关值进行准相干累积，得到归一化复相关值为：
Figure 831885DEST_PATH_IMAGE002
其中，θ为初始相位值，
Figure 476493DEST_PATH_IMAGE003
、
Figure 667303DEST_PATH_IMAGE004
分别表示相关值的序号，k为相关值积累时间内的相位变化值；
对所述归一化复相关值进行反正切计算得到准相干积累相关值对应相位估计值为：
Figure 547403DEST_PATH_IMAGE005
根据准相干积累相关值对应相位估计值，分别计算相位和频率的开环估计值为：
Figure 140059DEST_PATH_IMAGE006
其中，T为准相干积累相关积分时间，
Figure 830934DEST_PATH_IMAGE007
和
Figure 509040DEST_PATH_IMAGE008
分别表示频率和相位的开环估计值。
在其中一个实施例中，还包括：根据所述相位和频率的开环估计值，驱动载波数字振荡器，输出本地载波。
在其中一个实施例中，还包括：根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果；其中所述相干累积操作为硬判决后积累操作；所述硬判决后积累操作在相干积分符号大于0时，则相关值相加累积，小于0时，则相关值相减积累。
在其中一个实施例中，所述二阶锁频环环路和第一三阶锁相环环路的鉴相函数分别为：
Figure 192831DEST_PATH_IMAGE009
Figure 639993DEST_PATH_IMAGE010
其中，
Figure 626404DEST_PATH_IMAGE011
和
Figure 932751DEST_PATH_IMAGE012
分别表示二阶锁频环环路的鉴相函数和第一三阶锁相环环路的鉴相函数，
Figure 764441DEST_PATH_IMAGE013
和
Figure 453393DEST_PATH_IMAGE014
分别为I支路和Q支路的相关累计值。
在其中一个实施例中，所述第一三阶锁相环环路的滤波器表示式为：
Figure 610705DEST_PATH_IMAGE015
Figure 138769DEST_PATH_IMAGE016
Figure 39729DEST_PATH_IMAGE017
其中，
Figure 461483DEST_PATH_IMAGE018
表示第一三阶锁相环环路的滤波器输出，EsT表示历元时间，
Figure 914330DEST_PATH_IMAGE019
表示二阶锁频环环路的鉴频误差，
Figure 54324DEST_PATH_IMAGE020
，
Figure 368762DEST_PATH_IMAGE021
为环路参数和
Figure 645023DEST_PATH_IMAGE022
，
Figure 268771DEST_PATH_IMAGE023
为特征参数，
Figure 630482DEST_PATH_IMAGE024
表示第一三阶锁相环环路的鉴相误差，
Figure 873245DEST_PATH_IMAGE025
和
Figure 410536DEST_PATH_IMAGE026
分别表示中间参数
Figure 80552DEST_PATH_IMAGE027
和
Figure 54193DEST_PATH_IMAGE028
上一迭代的值。
在其中一个实施例中，所述第一一阶延迟锁定环环路的鉴相函数为：
Figure 100646DEST_PATH_IMAGE029
其中，E和L分别为第一一阶延迟锁定环环路的支路；
所述第一一阶延迟锁定环环路的滤波器表达式为：
Figure 492445DEST_PATH_IMAGE030
其中，
Figure 67783DEST_PATH_IMAGE031
表示第一一阶延迟锁定环环路的鉴频误差，Wd为第一一阶延迟锁定环环路的环路参数；
将所述第一相干累积结果输入第一环路模块中，输出粗跟踪结果，包括：
将所述第一相干累积结果输入第一环路模块中，输出粗跟踪结果为：
Figure 797229DEST_PATH_IMAGE032
其中，
Figure 381794DEST_PATH_IMAGE033
表示基准频率。
在其中一个实施例中，所述第二三阶锁相环环路的鉴相函数为：
Figure 628098DEST_PATH_IMAGE034
其中，I和Q分别表示I支路和Q支路的相关累计值。
在其中一个实施例中，所述第二三阶锁相环环路的滤波器表示式为：
Figure 639917DEST_PATH_IMAGE035
Figure 119309DEST_PATH_IMAGE036
Figure 117352DEST_PATH_IMAGE037
其中，
Figure 608376DEST_PATH_IMAGE038
表示第二三阶锁相环环路的滤波器输出，EsT表示历元时间，
Figure 915729DEST_PATH_IMAGE039
表示二阶锁频环环路的鉴频误差，
Figure 961046DEST_PATH_IMAGE040
，
Figure 887413DEST_PATH_IMAGE041
，
Figure 842731DEST_PATH_IMAGE042
为环路参数和
Figure 196352DEST_PATH_IMAGE043
，
Figure 728964DEST_PATH_IMAGE044
为特征参数，
Figure 583657DEST_PATH_IMAGE045
表示第一三阶锁相环环路的鉴相误差，
Figure 518115DEST_PATH_IMAGE046
和
Figure 777058DEST_PATH_IMAGE047
分别表示中间参数
Figure 937912DEST_PATH_IMAGE048
和
Figure 206082DEST_PATH_IMAGE049
上一迭代的值。
在其中一个实施例中，所述第二一阶延迟锁定环环路和第一一阶延迟锁定环环路的鉴相函数以及滤波器表达式相同；
将所述第二相干累积结果输入第二环路模块中，输出稳定跟踪结果为：
Figure 382330DEST_PATH_IMAGE050
其中，
Figure 812174DEST_PATH_IMAGE051
表示基准频率。
上述大动态高灵敏度短突发信号环路稳健跟踪方法，分三个阶段完成短突发信号的稳健跟踪，第一阶段采用最大似然估计的开环估计环路结构，能够在短时间内，完成短突发信号频率及相位的快速估计；第二阶段采用二阶锁频环辅助三阶锁相环的环路结构，伪码跟踪环采用一阶延迟环，能够在短时间内，完成短突发信号频率及相位跟踪的快速收敛；第三阶段采用三阶锁相环的环路结构，伪码跟踪环采用一阶延迟环，能够在短时间内，完成短突发信号频率及相位的精估计。该环路结构可以在信号持续时间较短时实现环路的快速收敛，特别适用于接收信号是短突发体制，在无法应用一般环路方法的场合可以实现快速稳健的环路跟踪。
附图说明
图1为一个实施例中大动态高灵敏度短突发信号环路稳健跟踪方法的流程示意图；
图2为一个实施例中开环估计的流程示意图；
图3为一个实施例中粗跟踪的流程示意图；
图4为一个实施例中精跟踪的流程示意图；
图5为另一个实施例中大动态高灵敏度短突发信号环路稳健跟踪方法的粗跟踪性能仿真示意图；
图6为一个实施例中载波测量误差的仿真示意图；
图7为一个实施例中伪码测量标准差的仿真示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，如图1所示，提供了一种大动态高灵敏度短突发信号环路稳健跟踪方法，包括以下步骤：
步骤102，对预设长度的输入信号进行准相干累积，得到归一化复相关值，根据归一化复相关值对所述输入信号的相位和频率进行最大似然估计，分别得到相位和频率的开环估计值。
步骤104，根据相位和频率的开环估计值，生成本地载波；根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果，将第一相干累积结果输入第一环路模块中，输出粗跟踪结果。
第一环路模块包括：二阶锁频环环路、第一三阶锁相环环路以及第一一阶延迟锁定环环路；二阶锁频环环路的输出作为第一三阶锁相环环路的辅助输入，粗跟踪结果由第一三阶锁相环环路的输出结果和第一一阶延迟锁定环环路的输出结果确定。
步骤106，对粗跟踪结果进行相干累积操作，得到第二相干累积结果，将第二相干累积结果输入第二环路模块中，输出稳定跟踪结果。
第二环路模块中包括：第二三阶锁相环环路和第二一阶延迟锁定环环路；稳定跟踪结果由第二三阶锁相环环路的输出结果和第二一阶延迟锁定环环路的输出结果确定。
上述大动态高灵敏度短突发信号环路稳健跟踪方法，分三个阶段完成短突发信号的稳健跟踪，第一阶段采用最大似然估计的开环估计环路结构，能够在短时间内，完成短突发信号频率及相位的快速估计；第二阶段采用二阶锁频环辅助三阶锁相环的环路结构，伪码跟踪环采用一阶延迟环，能够在短时间内，完成短突发信号频率及相位跟踪的快速收敛；第三阶段采用三阶锁相环的环路结构，伪码跟踪环采用一阶延迟环，能够在短时间内，完成短突发信号频率及相位的精估计。该环路结构可以在信号持续时间较短时实现环路的快速收敛，特别适用于接收信号是短突发体制，在无法应用一般环路方法的场合可以实现快速稳健的环路跟踪。
以下以本发明的三个过程分别进行描述：
一、开环估计
如图2所示，提供一种开环估计的流程示意图，在图2中，开环估计过程主要为：对输入信号进行相干积分，然后进行准相关累积，通过鉴相器进行处理，得到相位和频率估计，最后通过载波数字振荡器，得到本地载波。
在其中一个实施例中，开环估计的步骤包括：
对预设长度的输入信号的I支路和Q支路的相关值进行去数据位的操作为：
Figure 584958DEST_PATH_IMAGE052
对去数据位的相关值进行准相干累积，得到归一化复相关值为：
Figure 532186DEST_PATH_IMAGE053
其中，θ为初始相位值，
Figure 175656DEST_PATH_IMAGE054
、
Figure 432194DEST_PATH_IMAGE055
分别表示相关值的序号，k为相关值积累时间内的相位变化值。
对所述归一化复相关值进行反正切计算得到准相干积累相关值对应相位估计值为：
Figure 161116DEST_PATH_IMAGE056
根据准相干积累相关值对应相位估计值，分别计算相位和频率的开环估计值为：
Figure 36668DEST_PATH_IMAGE057
其中，T为准相干积累相关积分时间，
Figure 410012DEST_PATH_IMAGE058
和
Figure 712817DEST_PATH_IMAGE059
分别表示频率和相位的开环估计值。
在另一个实施例中，根据相位和频率的开环估计值，驱动载波数字振荡器，输出本地载波。至此完成开环估计中的相位与频率更新。
二、粗跟踪
粗跟踪的流程图如图3所示，由图3可以看出，数据流进入之后，先进行相干积分，然后硬判决后累计，其中，2FLL表示二阶锁频环环路，3PLL-1表示第一三阶锁相环环路，1DLL-1表示第一一阶延迟锁定环环路，在通过2FLL和3PLL-1进行环路滤波后，一方面输出载波，另外一方面，与1DLL-1进行环路滤波后的信号进行整合，输出扩频码，从而完成信号的粗跟踪。
在进行粗跟踪时，首先需要进行相干累积，相干累积的步骤包括：
根据本地载波和扩频码进行相干累积操作，得到第一相干累积结果；其中相干累积操作为硬判决后积累操作；硬判决后积累操作在相干积分符号大于0时，则相关值相加累积，小于0时，则相关值相减积累。本实施例中，由于短突发信号的数据符号速率较高，单个符号内的信噪比较低，需要采用后积累的方法提升信噪比。在于本地载波和扩频码相干后，对相干积分值进行后积累。
具体表达式如下：
Figure 929035DEST_PATH_IMAGE060
在完成相干累积之后，然后通过二阶锁频环环路、第一三阶锁相环环路以及第一一阶延迟锁定环环路完成粗跟踪。
具体的，二阶锁频环环路和第一三阶锁相环环路的鉴相函数分别为：
Figure 467332DEST_PATH_IMAGE061
Figure 85396DEST_PATH_IMAGE062
其中，
Figure 293523DEST_PATH_IMAGE063
和
Figure 137982DEST_PATH_IMAGE064
分别表示二阶锁频环环路的鉴相函数和第一三阶锁相环环路的鉴相函数，
Figure 355337DEST_PATH_IMAGE065
和
Figure 218120DEST_PATH_IMAGE066
分别为I支路和Q支路的相关累计值。
第一三阶锁相环环路的滤波器表示式为：
Figure 862728DEST_PATH_IMAGE067
Figure 460062DEST_PATH_IMAGE068
Figure 608671DEST_PATH_IMAGE069
其中，
Figure 466906DEST_PATH_IMAGE070
表示第一三阶锁相环环路的滤波器输出，EsT表示历元时间，
Figure 626623DEST_PATH_IMAGE071
表示二阶锁频环环路的鉴频误差，
Figure 570308DEST_PATH_IMAGE072
，
Figure 254099DEST_PATH_IMAGE073
，
Figure 966840DEST_PATH_IMAGE074
为环路参数和
Figure 828617DEST_PATH_IMAGE075
，
Figure 728440DEST_PATH_IMAGE076
为特征参数，
Figure 825709DEST_PATH_IMAGE077
表示第一三阶锁相环环路的鉴相误差，
Figure 517590DEST_PATH_IMAGE078
，
Figure 940481DEST_PATH_IMAGE079
分别表示中间参数
Figure 468546DEST_PATH_IMAGE080
和
Figure 369506DEST_PATH_IMAGE081
上一迭代的值。
第一一阶延迟锁定环环路的鉴相函数为：
Figure 181473DEST_PATH_IMAGE082
其中，E和L分别为第一一阶延迟锁定环环路的支路。本实施例中，引入一阶延迟锁定环环路，为了消除动态对码环的影响，采用载波环NCO结果辅助码环，环路增益为1，E, L支路与P支路间隔为0.5chips。
第一一阶延迟锁定环环路的滤波器表达式为：
Figure 509686DEST_PATH_IMAGE083
其中，
Figure 525046DEST_PATH_IMAGE084
表示第一一阶延迟锁定环环路的鉴频误差，Wd为第一一阶延迟锁定环环路的环路参数。
将第一相干累积结果输入第一环路模块中，输出粗跟踪结果，包括：
将第一相干累积结果输入第一环路模块中，输出粗跟踪结果为：
Figure 964118DEST_PATH_IMAGE085
其中，
Figure 627662DEST_PATH_IMAGE086
表示基准频率。
三、精跟踪
如图4所示，提供一种精跟踪的示意性流程图，在图4中，接收数据之后，进行相干积分，然后进行硬判决后累积，其中，3PLL-2表示第二三阶锁相环环路，1DLL-2表示第二一阶延迟锁定环环路，与粗跟踪不同的是，在精跟踪中，3PLL-2进行环路滤波后，可以得到载波，然后1DLL-2进行环路滤波结果与3PLL-2进行环路滤波结果进行整合，可以得到稳定的跟踪信号。
第二三阶锁相环环路的鉴相函数为：
Figure 126776DEST_PATH_IMAGE087
其中，I和Q分别表示I支路和Q支路的相关累计值。
第二三阶锁相环环路的滤波器表示式为：
Figure 363854DEST_PATH_IMAGE088
Figure 606616DEST_PATH_IMAGE089
Figure 737383DEST_PATH_IMAGE090
其中，
Figure 532033DEST_PATH_IMAGE091
表示第二三阶锁相环环路的滤波器输出，EsT表示历元时间，
Figure 646619DEST_PATH_IMAGE092
表示二阶锁频环环路的鉴频误差，
Figure 568439DEST_PATH_IMAGE093
，
Figure 819292DEST_PATH_IMAGE094
，
Figure 50422DEST_PATH_IMAGE095
为环路参数和
Figure 527671DEST_PATH_IMAGE096
，
Figure 112236DEST_PATH_IMAGE097
为特征参数，
Figure 607808DEST_PATH_IMAGE098
表示第一三阶锁相环环路的鉴相误差，
Figure 619626DEST_PATH_IMAGE099
和
Figure 443226DEST_PATH_IMAGE100
分别表示中间参数
Figure 175690DEST_PATH_IMAGE101
和
Figure 401135DEST_PATH_IMAGE102
上一迭代的值。
第二一阶延迟锁定环环路和第一一阶延迟锁定环环路的鉴相函数以及滤波器表达式相同。
将第二相干累积结果输入第二环路模块中，输出稳定跟踪结果为：
Figure 583854DEST_PATH_IMAGE103
其中，
Figure 22313DEST_PATH_IMAGE104
表示基准频率。
图5是本发明提供的大动态高灵敏度短突发信号环路稳健跟踪方法的粗跟踪性能仿真示意图。短突发信号载噪比为46dBHz，信号持续长度为100ms，信息速率8kbps，信号动态为速度2.8km/s、加速度 10g/s 、加加速度 4g/s2。考虑载波频率-10Hz~10Hz初始偏差，码相位1/16码片初始偏差，2FLL辅助3PLL-1收敛时间如下图所示：50ms进入稳定收敛状态，28ms后环路进入过渡阶段，鉴相器输出波动较小。
图6与图7是本发明提供的大动态高灵敏度短突发信号环路稳健跟踪方法的精跟踪性能仿真示意图。采用上述的动态条件，在粗跟踪完成后，进行精跟踪，采用3PLL环路结构，跟踪稳定阶段载波测量误差为0.078rad，伪码测量标准差0.012chips。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该处理器执行计算机程序时实现上述实施例中方法的步骤。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述实施例中方法的步骤。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种大动态高灵敏度短突发信号环路稳健跟踪方法，其特征在于，所述方法包括：
对预设长度的输入信号进行准相干累积，得到归一化复相关值，根据所述归一化复相关值对所述输入信号的相位和频率进行最大似然估计，分别得到相位和频率的开环估计值；
根据所述相位和频率的开环估计值，生成本地载波；
根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果；
将所述第一相干累积结果输入第一环路模块中，输出粗跟踪结果；所述第一环路模块包括：二阶锁频环环路、第一三阶锁相环环路以及第一一阶延迟锁定环环路；所述二阶锁频环环路的输出作为所述第一三阶锁相环环路的辅助输入；所述粗跟踪结果由所述第一三阶锁相环环路的输出结果和所述第一一阶延迟锁定环环路的输出结果确定；
对所述粗跟踪结果进行相干累积操作，得到第二相干累积结果；
将所述第二相干累积结果输入第二环路模块中，输出稳定跟踪结果；所述第二环路模块中包括：第二三阶锁相环环路和第二一阶延迟锁定环环路；所述稳定跟踪结果由所述第二三阶锁相环环路的输出结果和所述第二一阶延迟锁定环环路的输出结果确定。
2.根据权利要求1所述的方法，其特征在于，所述对预设长度的输入信号进行准相干累积，得到归一化复相关值，根据所述归一化复相关值对所述输入信号的相位和频率进行最大似然估计，分别得到相位和频率的开环估计值，包括：
对预设长度的输入信号的I支路和Q支路的相关值进行去数据位的操作为：
Figure 993626DEST_PATH_IMAGE001
对去数据位的相关值进行准相干累积，得到归一化复相关值为：
Figure 150938DEST_PATH_IMAGE002
其中，θ为初始相位值，
Figure 193849DEST_PATH_IMAGE003
、
Figure 563651DEST_PATH_IMAGE004
分别表示相关值的序号，k为相关值积累时间内的相位变化值；
对所述归一化复相关值进行反正切计算得到准相干积累相关值对应相位估计值为：
Figure 250984DEST_PATH_IMAGE005
根据准相干积累相关值对应相位估计值，分别计算相位和频率的开环估计值为：
Figure 188984DEST_PATH_IMAGE006
其中，T为准相干积累相关积分时间，
Figure 328979DEST_PATH_IMAGE007
和
Figure 158263DEST_PATH_IMAGE008
分别表示频率和相位的开环估计值。
3.根据权利要求2所述的方法，其特征在于，根据所述相位和频率的开环估计值，生成本地载波，包括：
根据所述相位和频率的开环估计值，驱动载波数字振荡器，输出本地载波。
4.根据权利要求1所述的方法，其特征在于，根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果，包括：
根据所述本地载波和扩频码进行相干累积操作，得到第一相干累积结果；其中所述相干累积操作为硬判决后积累操作；所述硬判决后积累操作在相干积分符号大于0时，则相关值相加累积，小于0时，则相关值相减积累。
5.根据权利要求4所述的方法，其特征在于，所述二阶锁频环环路和第一三阶锁相环环路的鉴相函数分别为：
Figure 434524DEST_PATH_IMAGE009
Figure 933638DEST_PATH_IMAGE010
其中，
Figure 170716DEST_PATH_IMAGE011
和
Figure 147899DEST_PATH_IMAGE012
分别表示二阶锁频环环路的鉴相函数和第一三阶锁相环环路的鉴相函数，
Figure 934458DEST_PATH_IMAGE013
和
Figure 604474DEST_PATH_IMAGE014
分别为I支路和Q支路的相关累计值。
6.根据权利要求5所述的方法，其特征在于，所述第一三阶锁相环环路的滤波器表示式为：
Figure 453481DEST_PATH_IMAGE015
Figure 844142DEST_PATH_IMAGE016
Figure 360574DEST_PATH_IMAGE017
其中，
Figure 935912DEST_PATH_IMAGE018
表示第一三阶锁相环环路的滤波器输出，EsT表示历元时间，
Figure 665358DEST_PATH_IMAGE019
表示二阶锁频环环路的鉴频误差，
Figure 249923DEST_PATH_IMAGE020
，
Figure 230649DEST_PATH_IMAGE021
为环路参数和
Figure 242467DEST_PATH_IMAGE022
，
Figure 800488DEST_PATH_IMAGE023
为特征参数，
Figure 313377DEST_PATH_IMAGE024
表示第一三阶锁相环环路的鉴相误差，
Figure 273243DEST_PATH_IMAGE025
和
Figure 331329DEST_PATH_IMAGE026
分别表示中间参数
Figure 642225DEST_PATH_IMAGE027
和
Figure 568592DEST_PATH_IMAGE028
上一迭代的值。
7.根据权利要求6所述的方法，其特征在于，所述第一一阶延迟锁定环环路的鉴相函数为：
Figure 773178DEST_PATH_IMAGE029
其中，E和L分别为第一一阶延迟锁定环环路的支路；
所述第一一阶延迟锁定环环路的滤波器表达式为：
Figure 392378DEST_PATH_IMAGE030
其中，
Figure 800356DEST_PATH_IMAGE031
表示第一一阶延迟锁定环环路的鉴频误差，Wd为第一一阶延迟锁定环环路的环路参数；
将所述第一相干累积结果输入第一环路模块中，输出粗跟踪结果，包括：
将所述第一相干累积结果输入第一环路模块中，输出粗跟踪结果为：
Figure 264836DEST_PATH_IMAGE032
其中，
Figure 199294DEST_PATH_IMAGE033
表示基准频率。
8.根据权利要求1所述的方法，其特征在于，所述第二三阶锁相环环路的鉴相函数为：
Figure 114029DEST_PATH_IMAGE034
其中，I和Q分别表示I支路和Q支路的相关累计值。
9.根据权利要求8所述的方法，其特征在于，所述第二三阶锁相环环路的滤波器表示式为：
Figure 868358DEST_PATH_IMAGE035
Figure 277474DEST_PATH_IMAGE036
Figure 332018DEST_PATH_IMAGE037
其中，
Figure 761862DEST_PATH_IMAGE038
表示第二三阶锁相环环路的滤波器输出，EsT表示历元时间，
Figure 656350DEST_PATH_IMAGE039
表示二阶锁频环环路的鉴频误差，
Figure 728211DEST_PATH_IMAGE040
，
Figure 247049DEST_PATH_IMAGE041
，
Figure 378953DEST_PATH_IMAGE042
为环路参数和
Figure 107874DEST_PATH_IMAGE043
，
Figure 108060DEST_PATH_IMAGE044
为特征参数，
Figure 137196DEST_PATH_IMAGE045
表示第一三阶锁相环环路的鉴相误差，
Figure 49788DEST_PATH_IMAGE046
和
Figure 531585DEST_PATH_IMAGE047
分别表示中间参数
Figure 679670DEST_PATH_IMAGE048
和
Figure 687946DEST_PATH_IMAGE049
上一迭代的值。
10.根据权利要求9所述的方法，其特征在于，所述第二一阶延迟锁定环环路和第一一阶延迟锁定环环路的鉴相函数以及滤波器表达式相同；
将所述第二相干累积结果输入第二环路模块中，输出稳定跟踪结果为：
Figure 630494DEST_PATH_IMAGE050
其中，
Figure 474953DEST_PATH_IMAGE051
表示基准频率。
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