CN102593040A - Locos多层氧化层的集成制作方法 - Google Patents

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Abstract

本发明公开了一种LOCOS多层氧化层的集成制作方法，该方法在下层芯片结构上制作衬垫；在所述衬垫上定义第一种厚度氧化层区域，并在所述第一种厚度氧化层区域开口，进行第一次氧化生长；然后，定义第二种厚度氧化层区域，并开口，进行第二次氧化生长，从而形成不同厚度的氧化层；最后去除衬垫，进行湿法回刻以调整鸟嘴，完成多层氧化层的制作。该LOCOS多层氧化层的集成制作方法采用LOCOS工艺，通过对多层氧化层的工艺进行集成，可以优化多层氧化层厚度比例和湿法回刻，解决了多种厚度的氧化层同时存在时的鸟嘴问题，实现了更低的成本和更短的制作周期。

Description

LOCOS 多层氧化层的集成制作方法
技术领域
本发明涉及一种集成电路（IC）的制造方法，尤其涉及一种采用LOCOS（LOCal Oxidation of Silicon）工艺制作多种厚度氧化层时的集成制作方法，属于半导体器件制造领域。
背景技术
随着集成电路的不断发展， LDMOS（Lateral Double-diffused MOS）工艺将多种耐压规格的器件集成到同一芯片上。其中，常常在同一晶片上采用LOCOS（LOCal Oxidation of Silicon）工艺隔离并同时制作多种耐压规格的器件。
传统LOCOS工艺的制作过程是：首先在硅衬底上生长衬垫氧化层（PAD OX）和衬垫氮化硅（PAD SIN），然后利用光刻和腐蚀工艺定义需要生长氧化层的区域，再利用PAD OX和PAD SIN作为阻挡层生长氧化层，随后通过湿法腐蚀的方式去除PAD SIN和PAD OX，最后留下所需要的氧化层。在生长氧化层时，阻挡层边缘下方的硅会与横向侵入的氧原子进行反应，生成二氧化硅，将阻挡层拱起，形成鸟嘴。鸟嘴将消耗有效的有源区，导致器件尺寸增加。
目前，为了节省成本，在制作芯片时常采用传统的LOCOS工艺形成隔离氧化层和漂移区氧化层。这就出现了多种厚度的氧化层同时存在的现象，而厚度不同的氧化层鸟嘴的长短不同。为了控制不同厚度的氧化层形成的鸟嘴，需要分别制作LOCOS隔离氧化层和各种厚度的漂移区氧化层，分别对鸟嘴进行控制。然而，重复进行LOCOS制作工艺，将导致重复生长和腐蚀PAD OX和PAD SIN，制作成本高，制作周期长。
通常的解决方案是：采用STI（Shallow Trench Isolation）浅沟槽隔离工艺制作器件的隔离，解决鸟嘴的问题。STI通过在硅衬底上开挖深槽，再埋入隔离氧化层，以实现器件的隔离。STI工艺可以解决鸟嘴的问题，但也存在缺点：
1、 STI制作器件隔离，成本比LOCOS高；
2、 STI只能解决LOCOS隔离的鸟嘴问题，仍然需要多次LOCOS工艺过程制作不同厚度的漂移区氧化层。
有鉴于此，本发明将提供一种采用LOCOS工艺制作多种厚度氧化层的新工艺方法，以有效集成多种厚度氧化层的制作，降低成本，并缩短制作周期。
发明内容
本发明要解决的技术问题在于提供一种采用LOCOS工艺的多层氧化层的集成制作方法。
为了解决上述技术问题，本发明采用如下技术方案：
一种LOCOS多层氧化层的集成制作方法，包括以下步骤：
步骤一、提供所需制作多层氧化层的下层芯片结构；
步骤二、在所述下层芯片结构上制作衬垫；
步骤三、在所述衬垫上利用光刻工艺定义第一种厚度氧化层区域，并利用腐蚀工艺在所述第一种厚度氧化层区域开口；
步骤四、在制作有第一种厚度氧化层区域开口的下层芯片结构上进行第一次氧化生长；
步骤五、第一次氧化生长后，在所述衬垫上利用光刻工艺定义第二种厚度氧化层区域，并利用腐蚀工艺在所述第二种厚度氧化层区域开口；
步骤六、在制作了第二种厚度氧化层区域开口后进行第二次氧化生长，从而形成第一和第二种厚度氧化层；
步骤七、去除所述衬垫，进行湿法回刻以调整鸟嘴，完成多层氧化层的制作。
作为本发明的优选方案，步骤二中，制作所述衬垫包括先制作衬垫氧化层，再在所述衬垫氧化层上制作衬垫氮化硅。
作为本发明的优选方案，所述第一种厚度氧化层包括隔离区氧化层和漂移区第一氧化层；所述第二种厚度氧化层为漂移区第二氧化层。
进一步优选地，所述隔离区氧化层和漂移区第一氧化层的厚度为第一次氧化生长与第二次氧化生长积累而得，且均大于漂移区第二氧化层的厚度，漂移区第二氧化层的厚度由第二次氧化生长而得。
进一步优选地，在进行第一次和第二次氧化生长前，利用离子注入工艺调整漂移区第一和第二氧化层底部的杂质浓度。
作为本发明的优选方案，第一次氧化生长所形成的氧化层厚度为3.5~4.5K Å；第二次氧化生长所形成的氧化层厚度为2.5~3.5K Å。
作为本发明的优选方案，采用炉管进行第一和第二次氧化生长，温度为800~1100℃。
作为本发明的优选方案，所述湿法回刻的腐蚀液的配方为浓度49%的HF:H2O=1：15，腐蚀时间为190~210s。
根据上述方法制作n种厚度的氧化层时，在步骤六之后、步骤七之前，还包括如下步骤：
第二次氧化生长后，在所述衬垫上利用光刻及腐蚀工艺定义第三种厚度氧化层区域，在所述第三种厚度氧化层区域开口，进行第三次氧化生长，并重复该步骤直至完成第n次氧化生长，从而形成第一至第n种厚度氧化层，其中n为大于2的自然数。
作为本发明的优选方案，第一至第n-1种厚度氧化层的最终生长厚度为多次氧化生长累积而得，且它们的最终生长厚度T(final) 满足T(final) = T1×y1+T2×y2+…+Ti×yi，yi =0.9774-0.4482Ln(xi) ； Ti为第i次在该种厚度氧化层区域上生长的氧化层厚度，yi为第i次在第(i-1)次氧化层上再生长的氧化层厚度占第i次在硅衬底区域上生长的氧化层厚度的比例， xi 为在该区域的氧化生长次数。
本发明的有益效果在于：
本发明采用LOCOS工艺，通过对LOCOS隔离氧化层和漂移区氧化层的工艺进行集成，优化多层氧化层厚度比例和湿法回刻，解决了多种厚度的氧化层同时存在时的鸟嘴问题，实现了LDMOS工艺上更低的成本和更短的制作周期。当制作n种不同厚度的氧化层时，可以节省（n-1）次的PAD OX 和PAD SIN的生长和去除过程。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一中LOCOS多层氧化层的集成制作方法流程示意图；
图2为本发明实施例一中薄氧化层区域NLDMOS击穿电压随鸟嘴漂洗时间的关系曲线；
图3为本发明实施例一中厚氧化层区域NMOS窄管开启电压随鸟嘴漂洗时间的关系曲线；
图4为本发明实施例一中鸟嘴漂洗时间60s的NLDMOS沟长L方向形貌示意图；
图5为本发明实施例一中鸟嘴漂洗时间200s的NLDMOS沟长L方向形貌示意图；
图6为本发明实施例一中鸟嘴漂洗时间60s的NMOS的沟宽W方向形貌示意图；
图7为本发明实施例一中鸟嘴漂洗时间200s的NMOS的沟宽W方向形貌示意图；
图8为本发明实施例二中的叠层氧化层生长比例系数拟合曲线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本文中，所用的 “基本”、 “大约”或者“左右”等词语提供了其相应修饰的术语的工业界可接受的公差。
正如背景技术部分所述，采用传统的LOCOS工艺制作隔离氧化层和漂移区氧化层时，由于多种厚度的氧化层同时存在，为了控制不同厚度的氧化层形成的鸟嘴，需要分别制作LOCOS隔离氧化层和各种厚度的漂移区氧化层，而重复进行LOCOS制作工艺，将导致重复生长和腐蚀PAD OX和PAD SIN，制作成本高，制作周期长。另外，利用STI工艺制作器件的隔离可以解决鸟嘴的问题，但仍然需要多次LOCOS工艺过程制作不同厚度的漂移区氧化层，并且STI工艺制作器件的隔离，成本比LOCOS更高。
鉴于此，本发明的发明人为了降低生产成本，缩短制作周期，设计了一种采用LOCOS工艺制作多种厚度氧化层时的集成制作方法。该方法将多步LOCOS工艺集成在一起，仅利用一次PAD OX和PAD SIN的生长和腐蚀，调整多步氧化层生长的顺序和比例，结合湿法回刻修正氧化层厚度和鸟嘴形貌，以满足半导体器件要求，既可以降低成本，也缩短了制作周期。
下面以LDMOS制程中隔离氧化层和漂移区氧化层的制作为例，结合附图详细描述本发明所提供的多层氧化层集成制作方法。
实施例一
如图1所示，本发明提供的LOCOS多层氧化层的集成制作方法，包括以下步骤：
步骤S1、提供所需制作多层氧化层的下层芯片结构。所述下层芯片结构可以是在制作半导体芯片过程中已经通过扩散、光刻、腐蚀、薄膜等工艺制作了部分器件结构的晶圆。本实施例中，下层芯片结构是指已完成LDMOS制程中的部分工艺，用于继续制作隔离区氧化层和漂移区氧化层的晶圆结构。
步骤S2、在所述下层芯片结构上制作衬垫。其中，制作所述衬垫包括先制作衬垫氧化层（PAD OX），再在所述衬垫氧化层上制作衬垫氮化硅（PAD SIN）。本实施例中，采用炉管在800~1100°C下先生长PAD OX 100~200 Å，再采用炉管在600~900°C下生长PAD SIN 1000~2000 Å。其中，PAD OX和PAD SIN的制作方法以及厚度为传统LOCOS工艺的常规选取，本领域技术人员可根据实际情况作调整及优化。
步骤S3、在所述衬垫上利用光刻工艺定义第一种厚度氧化层区域，并利用腐蚀工艺在所述第一种厚度氧化层区域开口。
本实施例中制作的氧化层为隔离区和漂移区氧化层（以隔离区氧化层最终需求厚度大于4KÅ，两种漂移区氧化层最终厚度需求为5KÅ的A区和2KÅ的B区为例），其中所述第一种厚度氧化层为隔离区氧化层和漂移区第一氧化层（A区）；下文描述的第二种厚度氧化层为漂移区第二氧化层（B区）。
具体地，步骤S3可以包括如下细步：⑴、通过光刻曝光定义器件隔离区，通过腐蚀PAD SIN和PAD OX打开器件隔离区，腐蚀去除多余的光刻胶；⑵、通过光刻涂胶曝光定义LDMOS漂移区中的A区，通过腐蚀PAD SIN和PAD OX打开A区，通过离子注入调整A区底部杂质浓度，再通过腐蚀去除多余的光刻胶。
步骤S4、在制作有第一种厚度氧化层区域开口的下层芯片结构上进行第一次氧化生长。具体为，通过炉管800~1100°C下在隔离区和漂移区中的A区生成氧化层，氧化层的厚度4±0.5KÅ。
步骤S5、第一次氧化生长后，在所述衬垫上利用光刻工艺定义第二种厚度氧化层区域（即漂移区中的B区），并利用腐蚀工艺在所述第二种厚度氧化层区域开口。然后根据LDMOS制程的需要，通过离子注入调整B区底部杂质浓度，再通过腐蚀去除多余的光刻胶。
步骤S6、在制作了第二种厚度氧化层区域开口后进行第二次氧化生长，从而完成第一和第二种厚度氧化层的生长。具体为，通过炉管800~1100°C下在漂移区中的B区生成氧化层3±0.5KÅ，同时在隔离区和漂移区中的A区已形成的氧化层上再生长部分氧化层。亦即：所述隔离区氧化层和漂移区第一氧化层的厚度为第一次氧化生长与第二次氧化生长积累而得，且均大于漂移区第二氧化层的厚度，漂移区第二氧化层的厚度仅由第二次氧化生长而得。
步骤S7、去除所述衬垫，进行湿法回刻，以调整鸟嘴，完成多层氧化层的制作。本实施例中，利用腐蚀工艺去除PAD SIN和PAD OX；湿法回刻的腐蚀液配方采用：浓度49%的HF:H2O=1:15，也可以采用其他比例（如1:50/1:100等），或者其它可以去除SiO2的腐蚀溶液（如BOE）；腐蚀时间为190~210s。
经发明人研究发现，消除鸟嘴的湿法回刻对氧化层的去除量，需要根据鸟嘴长度（主要的决定因素为氧化层厚度）和不同厚度氧化层的电性表现进行设计，需要同时满足：（1）在薄的氧化层区域保证氧化层边缘损伤量未导致击穿电压明显降低；（2）在厚的氧化层区域保证鸟嘴降低到有效控制范围，低压MOS窄管开启电压无明显偏高。若发生厚氧化层区域窄管开启电压偏高，且薄的氧化层区域因边缘拐角处硅露出导致击穿电压明显降低时，可以通过调整各层氧化层生长的厚度，增厚薄氧化层的厚度，以增加回刻量进行解决。
薄氧化层区域NLDMOS击穿电压随鸟嘴漂洗时间的关系如图2，厚氧化层区域NMOS窄管开启电压随鸟嘴漂洗时间的关系如图3。本实施例中，A区为厚氧化层区域，B区为薄氧化层区域。结合两者表现，本实施例选取200s（HF49%:H2O=1:15）鸟嘴漂洗时间作为最佳条件，即湿法回刻的腐蚀时间优选为200s。图4和图5分别为鸟嘴漂洗时间60s和200s后的NLDMOS的沟长L方向形貌示意图，可见漂洗时间越长，氧化层边缘损伤量越大。图6和图7分别为鸟嘴漂洗时间60s和200s后的NMOS的沟宽W方向形貌示意图，漂洗时间越长，鸟嘴越小。
实施例二
采用本发明提供的LOCOS多层氧化层的集成制作方法制作更多种厚度的氧化层时，在步骤S6之后、步骤S7之前，包括如下步骤：
第二次氧化生长后，在所述衬垫上利用光刻及腐蚀工艺定义第三种厚度氧化层区域，在所述第三种厚度氧化层区域开口，进行第三次氧化生长，以此类推重复该步骤直至完成第n次氧化生长，从而形成第一至第n种厚度氧化层，其中n为大于2的自然数。例如，要制作四种厚度的氧化层，则在进行了第三次氧化生长后，在衬垫上继续定义第四种厚度氧化层区域并开口，进行第四次氧化生长，从而形成第一至第四种厚度氧化层。
最终所形成的第一至第n种厚度氧化层的厚度依次减小，因此，制作顺序按照氧化层厚度需求由厚到薄的顺序制作将最节省成本，例如，先制作需求较厚氧化层的A区，再制作需求稍薄氧化层的B区，以此类推。所形成的多种厚度氧化层满足最终厚度=最终生长厚度-腐蚀去除厚度。
其中，第一至第n-1种厚度氧化层的最终生长厚度为多次氧化生长累积而得，且它们的最终生长厚度T(final) 应满足T(final) = T1×y1+T2×y2+…+Ti×yi，yi =0.9774-0.4482Ln(xi)； Ti为第i次在该种厚度氧化层区域上生长的氧化层厚度，yi为第i次在第(i-1)次氧化层上再生长的氧化层厚度占第i次在硅衬底区域上生长的氧化层厚度的比例，xi为在该区域的氧化生长次数。表1为多次氧化生长的叠层氧化层的实验数据与厚度计算模型数据。图8为根据表1数据得到的叠层氧化层生长比例系数拟合曲线。
表1叠层氧化层实验数据与厚度计算模型数据
Figure 230190DEST_PATH_IMAGE001
以实施例一中隔离区、A区和B区最终生长厚度的计算为例，说明该厚度计算模型:
（1）、隔离区和A区相同：
T(final)=T1*y1+T2*y2 =4000*(0.9774-0.4482*Ln(1))+3000*(0.9774-0.4482*Ln(2))
=5910Å。
（2）、B区: T(final)=T1*y1 =3000*(0.9774 -0.4482*Ln(1))=2932Å。
腐蚀去除厚度包括PAD SIN和PAD OX剥除时对氧化层的去除量，和消除鸟嘴的湿法回刻对氧化层的去除量。PAD SIN和PAD OX剥除取决于生长的厚度。
对LDMOS制程，消除鸟嘴的湿法回刻以同时满足薄氧化层NLDMOS区域击穿电压和厚氧化层区域MOS窄管开启电压作为消除鸟嘴的湿法回刻时间的条件。若发生厚氧化层区域窄管开启电压偏高，且薄的氧化层区域因边缘拐角处硅露出导致击穿电压明显降低时，与实施例一相同，可以通过调整各层氧化层生长的厚度，增厚薄氧化层的厚度，以增加回刻量进行解决，从而选取出最佳的工艺条件。
可见采用本发明的集成制作方法，通过优化多层氧化层厚度比例和湿法回刻，可以解决多种厚度的氧化层同时存在时的鸟嘴问题，当制作n种不同厚度的氧化层时，可以节省（n-1）次的PAD OX 和PAD SIN的生长和去除过程，实现LDMOS工艺上更低的成本和更短的制作周期。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种LOCOS多层氧化层的集成制作方法，其特征在于，包括以下步骤：
步骤一、提供所需制作多层氧化层的下层芯片结构；
步骤二、在所述下层芯片结构上制作衬垫；
步骤三、在所述衬垫上利用光刻工艺定义第一种厚度氧化层区域，并利用腐蚀工艺在所述第一种厚度氧化层区域开口；
步骤四、在制作有第一种厚度氧化层区域开口的下层芯片结构上进行第一次氧化生长；
步骤五、第一次氧化生长后，在所述衬垫上利用光刻工艺定义第二种厚度氧化层区域，并利用腐蚀工艺在所述第二种厚度氧化层区域开口；
步骤六、在制作了第二种厚度氧化层区域开口后进行第二次氧化生长，从而形成第一和第二种厚度氧化层；
步骤七、去除所述衬垫，进行湿法回刻以调整鸟嘴，完成多层氧化层的制作。
2.根据权利要求1所述的LOCOS多层氧化层的集成制作方法，其特征在于：步骤二中，制作所述衬垫包括先制作衬垫氧化层，再在所述衬垫氧化层上制作衬垫氮化硅。
3.根据权利要求1所述的LOCOS多层氧化层的集成制作方法，其特征在于：所述第一种厚度氧化层包括隔离区氧化层和漂移区第一氧化层；所述第二种厚度氧化层为漂移区第二氧化层。
4.根据权利要求3所述的LOCOS多层氧化层的集成制作方法，其特征在于：所述隔离区氧化层和漂移区第一氧化层的厚度为第一次氧化生长与第二次氧化生长积累而得，且均大于漂移区第二氧化层的厚度，漂移区第二氧化层的厚度由第二次氧化生长而得。
5.根据权利要求3所述的LOCOS多层氧化层的集成制作方法，其特征在于：在进行第一次和第二次氧化生长前，利用离子注入工艺调整漂移区第一和第二氧化层底部的杂质浓度。
6.根据权利要求3所述的LOCOS多层氧化层的集成制作方法，其特征在于：第一次氧化生长所形成的氧化层厚度为3.5 KÅ ~4.5KÅ；第二次氧化生长所形成的氧化层厚度为2.5 KÅ ~3.5K Å。
7.根据权利要求1所述的LOCOS多层氧化层的集成制作方法，其特征在于：采用炉管进行第一和第二次氧化生长，温度为800~1100℃。
8.根据权利要求3或6任一项所述的LOCOS多层氧化层的集成制作方法，其特征在于：所述湿法回刻的腐蚀液的配方为浓度49%的HF:H2O=1:15，腐蚀时间为190~210s。
9.根据权利要求1所述的LOCOS多层氧化层的集成制作方法，其特征在于，制作n种厚度的氧化层时，在步骤六之后、步骤七之前，还包括如下步骤：
第二次氧化生长后，在所述衬垫上利用光刻及腐蚀工艺定义第三种厚度氧化层区域，在所述第三种厚度氧化层区域开口，进行第三次氧化生长，并重复该步骤直至完成第n次氧化生长，从而形成第一至第n种厚度氧化层，其中n为大于2的自然数。
10.根据权利要求9所述的LOCOS多层氧化层的集成制作方法，其特征在于：第一至第n-1种厚度氧化层的最终生长厚度为多次氧化生长累积而得，且它们的最终生长厚度T(final) 满足T(final) = T1×y1+T2×y2+…+Ti×yi，yi =0.9774-0.4482Ln(xi) ； Ti为第i次在该种厚度氧化层区域上生长的氧化层厚度，yi为第i次在第(i-1)次氧化层上再生长的氧化层厚度占第i次在硅衬底区域上生长的氧化层厚度的比例， xi 为在该区域的氧化生长次数。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013139154A1 (zh) * 2012-03-21 2013-09-26 无锡华润上华半导体有限公司 Locos多层氧化层的集成制作方法
CN103943548A (zh) * 2013-01-23 2014-07-23 无锡华润上华半导体有限公司 分立式场氧结构的半导体器件的制造方法
CN104576339A (zh) * 2013-10-16 2015-04-29 上海华虹宏力半导体制造有限公司 Rfldmos中栅场板的制作方法
CN106298628A (zh) * 2015-05-26 2017-01-04 北大方正集团有限公司 选择性氧化层的制备方法、选择性氧化层和集成电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296438A (ja) * 1986-06-16 1987-12-23 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5376230A (en) * 1991-11-15 1994-12-27 Sony Corporation Method of manufacturing a semiconductor device
CN102237293A (zh) * 2010-04-23 2011-11-09 无锡华润上华半导体有限公司 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187640B1 (en) * 1998-11-17 2001-02-13 Fujitsu Limited Semiconductor device manufacturing method including various oxidation steps with different concentration of chlorine to form a field oxide
CN102593040B (zh) * 2012-03-21 2014-12-10 无锡华润上华半导体有限公司 Locos多层氧化层的集成制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296438A (ja) * 1986-06-16 1987-12-23 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5376230A (en) * 1991-11-15 1994-12-27 Sony Corporation Method of manufacturing a semiconductor device
CN102237293A (zh) * 2010-04-23 2011-11-09 无锡华润上华半导体有限公司 半导体器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013139154A1 (zh) * 2012-03-21 2013-09-26 无锡华润上华半导体有限公司 Locos多层氧化层的集成制作方法
CN103943548A (zh) * 2013-01-23 2014-07-23 无锡华润上华半导体有限公司 分立式场氧结构的半导体器件的制造方法
WO2014114179A1 (zh) * 2013-01-23 2014-07-31 无锡华润上华半导体有限公司 分立式场氧结构的半导体器件的制造方法
US9252240B2 (en) 2013-01-23 2016-02-02 Csmc Technologies Fab1 Co., Ltd. Manufacturing method for semiconductor device with discrete field oxide structure
CN104576339A (zh) * 2013-10-16 2015-04-29 上海华虹宏力半导体制造有限公司 Rfldmos中栅场板的制作方法
CN104576339B (zh) * 2013-10-16 2017-03-29 上海华虹宏力半导体制造有限公司 Rfldmos中栅场板的制作方法
CN106298628A (zh) * 2015-05-26 2017-01-04 北大方正集团有限公司 选择性氧化层的制备方法、选择性氧化层和集成电路

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