CN102569305B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。

Description

半导体器件及其制造方法
本申请是于2007年9月14日提交的申请号为200710182181.4、名称为″半导体器件及其制造方法″的专利申请的分案申请。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体而言，例如，涉及一种层叠晶体管及其制造方法，所述层叠晶体管具有在其中通过电极间绝缘膜设置浮置栅极电极和控制栅极电极的结构。
背景技术
使用具有其中层叠了浮置栅极电极、电极间绝缘膜、以及控制栅极电极的结构的晶体管的非易失性半导体存储器件是公知的。通过使用这样的晶体管作为存储单元以及将多个这样的存储单元串联，构建所谓的NAND闪速存储器的NAND单元串。
已经通过在作为NAND闪速存储器的控制栅极电极的电极膜的一部分中采用金属硅化物膜来进行尝试以减小控制栅极电极的电阻值。通过在由多晶硅构成的电极膜的上表面上淀积用于构建金属硅化物膜的金属膜，以及加热多晶硅膜和金属膜，以将电极膜转变成金属硅化物膜。其结果是，金属原子扩散到多晶硅膜中，并与多晶硅膜反应，从而形成金属硅化物膜。
最近，作为将控制栅极电极膜转变成金属硅化物膜的结果，证实了以下现象。即，该现象为，控制栅极电极的电阻值增加，在多个单元之间的控制栅极电极的电阻值的变化增加，由于团聚的增加而导致的控制栅极电极劣化的发展，等等。顺便提及，团聚意味着其中由于晶粒的形成、金属原子移动的现象。
认为这些现象归因于半导体器件的微型化的发展。下面将描述该现象。由于追求半导体存储器件的微型化，半导体存储器件中的部件的尺寸持续变小。由于微型化，控制栅极电极的宽度变的较窄，因此增加了控制栅极电极的纵横比(高度和宽度的比率)。
控制栅极电极的纵横比的增加导致需要形成具有高纵横比的金属硅化物膜。如上所述，当形成金属硅化物膜的时候，金属原子从设置在多晶硅膜上的金属元素膜扩散到多晶硅膜中。即，金属原子沿多晶硅膜的厚度方向扩散。因此，根据金属原子的扩散程度确定将转变成金属硅化物的多晶硅的体积。为了使各存储器元件中的特性相同，要求在多个控制栅极电极中的将转变成金属硅化物的多晶硅的体积一致。即，需要沿控制栅极电极的厚度方向适宜地控制金属原子的扩散。然而，通常，希望被转变成金属硅化物的多晶硅膜的区域沿多晶硅膜的厚度方向变得越深，金属原子的扩散长度变得越难以控制。鉴于此，如上描述的，控制栅极电极的纵横比的增加使多个控制栅极电极中的金属原子扩散长度产生很大地变化。结果，发生上述的控制栅极电极的电阻值增加，在各单元中的控制栅极电极的电阻值的变化的增加，团聚的增加而造成的控制栅极电极劣化的发展，等等。
在日本专利申请KOKAI公开No.2005-26589中公开了实例，其中将存储器单元和选择晶体管的控制栅极以及选择晶体管的扩散层转变成硅化物。
发明内容
本发明的一个方面的一种半导体器件包括：在单元晶体管区域中的半导体衬底上设置的第一绝缘膜，设置在所述第一绝缘膜上的第一导电膜，设置在所述第一导电膜上的电极间绝缘膜，设置在所述电极间绝缘膜上并在其顶表面上具有第一金属硅化物膜的第二导电膜，形成在所述半导体衬底的表面上并夹住在所述第一绝缘层之下的区域的第一源极/漏极区域，在选择栅极晶体管区域和外围晶体管区域中的至少一个中的所述半导体衬底上设置的第二绝缘膜，设置在所述第二绝缘膜上并且在其顶表面上具有比所述第一金属硅化物膜的厚度小的厚度的第二金属硅化物膜的第三导电膜，以及形成在所述半导体衬底的所述表面上并夹住在所述第二绝缘层之下的区域的第二源极/漏极区域。
附图说明
图1是根据第一实施例的半导体存储器件的平面图；
图2A至2C示出了根据第一实施例的半导体存储器件的横截面图；
图3A至3C示出了横截面图，其每一个示出了图2A至2C中所示出的半导体器件的部分制造步骤；
图4A至4C示出了在图3A至3C中所示出的步骤之后的各步骤的横截面图；
图5A至5C示出了在图4A至4C中所示出的步骤之后的各步骤的横截面图；
图6A至6C示出了在图5A至5C中所示出的步骤之后的各步骤的横截面图；
图7A至7C示出了在图6A至6C中所示出的步骤之后的各步骤的横截面图；
图8A至8C示出了在图7A至7C中所示出的步骤之后的各步骤的横截面图；
图9A至9C示出了在图8A至8C中所示出的步骤之后的各步骤的横截面图；
图10A至10C示出了在图9A至9C中所示出的步骤之后的各步骤的横截面图；
图11A至11C示出了在图10A至10C中所示出的步骤之后的步骤的横截面图；
图12A至12C示出了在图11A至11C中所示出的步骤之后的步骤的横截面图；
图13A至13C示出了在图12A至12C中所示出的步骤之后的步骤的横截面图；
图14A至14C示出了在图13A至13C中所示出的步骤之后的步骤的横截面图；
图15A至15B示出了根据第二实施例的半导体存储器件的横截面图；
图16A至16B示出了横截面图，其每一个示出了图15A至15B中所示出的半导体器件的部分制造步骤；
图17A至17B示出了在图16A至16B中所示出的步骤之后的步骤的横截面图；
图18A至18B示出了在图17A至17B中所示出的步骤之后的步骤的横截面图；
图19A至19C示出了根据第一实施例的修改实例的半导体存储器件的平面图；以及
图20A至20C示出了横截面图，其每一个示出了图19A至19C中所示出的半导体器件的部分制造步骤。
具体实施方式
以下将根据附图对本发明的实施例进行描述。顺便提及，使用相同的参考符号来表示具有基本上相同的功能和结构的组成元件，以及仅仅在需要时作重复的描述。
在该实施例中，以NAND闪速存储器作为实例进行描述。然而，本发明并不仅仅居限于此。不必说，本发明可以用于NOR闪速存储器。
以下将参考附图1、2A、2B、2C至14A、14B、和14C来描述根据本发明的第一实施例的半导体器件。图1是根据第一实施例的半导体存储器件的平面图，图2A至2C是示出了根据本发明的第一实施例的半导体器件的主要部分的示意性横截面图。图2A和2B分别是沿IIA-IIA线和IIB-IIB线的横截面图。图2C是外围电路区域中的晶体管(外围晶体管)的横截面图。
如图1所示，半导体器件具有多个选择栅极(选择栅极晶体管)区域和多个存储器单元(存储器单元晶体管)区域。存储器单元区域插入在多个选择栅极区域之间。浅沟道隔离结构(STI)的基元隔离绝缘膜1形成在由例如硅构成的半导体衬底(未示出)上。基元隔离绝缘膜1为由沿附图中的垂直方向设置的多个带形成的区域以划分半导体衬底11的基元区域(有源区)2。
多个控制栅极电极3沿附图的横向延伸。此外，沿附图的垂直方向间隔地设置控制栅极电极3。在存储器单元区域中的每一个控制栅极电极3构成存储器单元晶体管一部分，以及在选择栅极区域中的每一个控制栅极电极3构成选择栅极晶体管的一部分。
在基元区域中，浮置栅极电极设置在控制栅极电极3之下并在半导体衬底的表面上。沿附图的横向方向间隔地设置浮置栅极电极。
如图2A至2C中所示，n型阱12和p型阱13形成在由例如硅等形成的半导体衬底的表面上。此外，基元隔离绝缘膜1形成在半导体衬底11的表面上。基元隔离绝缘膜1从半导体衬底11的表面突出。
由例如二氧化硅膜构成的绝缘膜14A和14B被设置在基元区域2的半导体衬底11的表面上。绝缘膜14A构成存储器单元晶体管的一部分，并且起到隧道绝缘膜的功能。绝缘膜14B构成选择栅极晶体管和外围晶体管中的每一个的一部分，并起到栅极绝缘膜的功能。在绝缘膜14A和14B上设置彼此邻近以便彼此分离的层叠的栅极电极结构。
每一个层叠的栅极结构在平面图上具有一个如图1所示的预定的图形。如图2A、2B和2C所示，每一个层叠的栅极结构具有浮置栅极电极15、电极间绝缘膜16、控制栅极电极3等。
在层叠的栅极电极结构中，浮置栅极电极15被设置在每一个绝缘膜14A和14B上。浮置栅极电极15由例如导电多晶硅构成。根据55nm规则，浮置栅极电极15具有例如85nm的厚度。
电极间绝缘膜16被设置在浮置栅极电极15上。电极间绝缘膜例如由二氧化硅膜、氮化硅膜、二氧化硅膜的层叠膜(ONO膜)，或者氮化硅膜、二氧化硅膜、氮化硅膜、二氧化硅膜、以及氮化硅膜的层叠膜(NONON膜)，或者包含铝或铪的电介质膜构成。
选择栅极晶体管和外围晶体管具有在其中电极间绝缘膜16具有穿透顶表面和下表面的开口21，和作为上层的控制栅极电极3和作为下层的浮置栅极电极15彼此电连接的结构。
控制栅极电极3被设置在电极间绝缘膜16上。控制栅极电极3具有层叠的两个导电层3a和3b。第一控制栅极的第一部分3a例如由导电多晶硅构成，并且根据50nm规则具有40nm的厚度。选择晶体管和外围晶体管的控制栅极电极3的第一部分3a具有穿透顶表面和下表面的开口21。控制栅极电极3的第一部分3a的开口21和电极间绝缘膜16的开口在预定的位置彼此相符。
根据50nm规则，控制栅极电极3的第二部分3b具有例如100nm的厚度。控制栅极电极3的第二部分3b的一部分填充开口21，并被连接到浮置栅极电极15。依靠该结构，在选择栅极晶体管和外围晶体管中，浮置栅极电极15和控制栅极电极3一起构成晶体管的栅极电极。
控制栅极电极3的第二部分3b由例如导电多晶硅构成，并在晶体管附近部分或整体地被转变成金属硅化物。更具体而言，在选择栅极晶体管和外围晶体管中，将顶表面和侧面转变成金属硅化物，从而在这些区域中形成金属硅化物膜22。在选择栅极晶体管和外围晶体管中，金属硅化物膜22在顶表面具有例如15至40nm的厚度以及在侧面具有例如15至40nm的宽度。
另一方面，在一个典型的实例中，在存储器单元晶体管中，将控制栅极电极3的第二部分3b整个地转变成金属硅化物，以便金属硅化物膜22构成选择栅极电极的第二部分3b。
将存储器单元的控制栅极电极3的第二部分3b整个地转变成金属硅化物，和仅仅将选择栅极晶体管和外围晶体管的控制栅极电极3的第二部分3b的顶表面和侧表面转变成金属硅化物。
在每一个晶体管中，形成金属硅化物膜22以具有这样的特征，因而每一个金属硅化物膜22具有如下关系。首先，比选择栅极晶体管的控制栅极电极的第二部分3b的侧表面的转变成金属硅化物的区域更靠近中心的金属硅化物膜22的一部分的厚度Db小于第二部分3b的侧表面的金属硅化物膜23的厚度Dc。同样，比外围晶体管的控制栅极电极的第二部分3b的侧表面的转变成金属硅化物的区域更靠近中心的金属硅化物膜22的一部分的厚度Dd小于第二部分3b的侧表面的金属硅化物膜23的厚度De。
此外，厚度Db和Dd小于单元晶体管的控制栅极电极3的第二部分3b的金属硅化物膜22的厚度Da。典型地将单元晶体管的第二部分3b总体地转变成硅化物，因此在单元晶体管的第二部分3b的任何部分中厚度Da相同。
顺便提及，在附图中，虽然将第二部分3b的整体转变成了金属硅化物，然而本发明并不局限于此。即，仅仅将在预定位置之上的第二部分3b的至少一个区域整体地变成硅化物。具体而言，例如，将第二部分3b的上半部分全部转变成硅化物。通过第二部分3b所需要的电阻值确定第二部分3b的厚度。即，需要的电阻值越小，第二部分3b的顶表面上的硅化物膜22就变得越厚。
存储器单元晶体管的第二部分3b的厚度最大为控制栅极电极3的全部即第一部分3a和第二部分3b的全部。实际上，为了安全地防止控制栅极电极3的第一部分3a与浮置栅极电极15产生短路，将第二部分3b的下表面之上的区域转变成硅化物。将在下面的制造方法的说明中描述控制硅化物膜22的厚度的方法。
形成对应于每一个晶体管的导电类型的导电类型的源极/漏极扩散区23以便在单元晶体管、选择晶体管、外围晶体管的每一个层叠的栅极结构下面夹住沟道区。在选择栅极晶体管的存储器单元晶体管的对侧上的一部分处和在外围晶体管处，源极/漏极扩散区23具有部分23a以及部分23b，与沟道区接触的所述部分23a用于减少其与接触插塞之间的电阻，以及所述部分23b具有比该部分23a的高的浓度。
由例如二氧化硅膜或氮化硅膜构成的侧壁绝缘膜24被设置在每一个层叠的栅极结构的侧表面上。形成侧壁绝缘膜24以便允许它到达层叠的栅极结构的中间高度，其高度将在下面详细描述。
在选择栅极晶体管的存储器单元晶体管的对侧上的端处不设置侧壁绝缘膜24。这是为了使各个选择栅极晶体管之间的区域变大。然而，这种配置不是不可缺少的，因而，可以提供侧壁绝缘膜24。
在选择栅极晶体管的存储器单元晶体管区域的对侧的侧表面上，以及在外围晶体管的侧壁绝缘膜的侧表面上，设置由例如二氧化硅膜或氮化硅膜或类似物构成的阻挡膜25。阻挡层25具有蚀刻停止层的功能。在外围晶体管区域中，也在源极/漏极扩散区域23以及基元隔离绝缘膜1上设置阻挡层25。
使用层间绝缘膜31填充各个晶体管之间区域直到与侧壁绝缘膜24相同的高度。例如，层间绝缘膜31由氮化硅膜构成。
在侧壁绝缘膜24上，在没有被层叠的栅极结构的侧壁绝缘膜24所覆盖的侧表面上以及在控制栅极电极3的顶表面上设置覆盖绝缘膜32。该覆盖绝缘膜32还覆盖层间绝缘膜31的顶表面。该覆盖绝缘膜32由例如二氧化硅膜或者氮化硅膜构成，并具有例如30nm的厚度。
在覆盖绝缘膜32的整个表面上设置由例如二氧化硅膜构成的层间绝缘膜33。布线层34形成在层间绝缘膜33中。从布线层34延伸、穿透覆盖绝缘膜32并到达金属硅化物膜22的插塞35被设置在布线层的下部处。此外，穿透覆盖绝缘膜32、层间绝缘膜31以及阻挡膜25、并到达源极/漏极扩散区域23的插塞35被设置在布线层34的下部处的预定位置中。
接下来，如下将参考图3A、3B和3C至14A、14B和14C来描述制造图2A、2B和2C中的每一个所示出的半导体器件的方法。
图3A至14A依序示出了图2A中所示出的结构的制造方法。
图3B至14B依序示出了图2B中所示出的结构的制造方法。
图3C至14C依序示出了图2C中所示出的结构的制造方法。
首先，如图3A、3B和3C所示，通过应用光刻步骤和离子注入形成阱12和阱13。然后，通过例如热氧化在半导体衬底11的整个表面上形成将要变成绝缘膜14A或14B的绝缘膜14a。然后，通过例如化学气相淀积(CVD)在绝缘膜14a上形成将要变成浮置栅极电极15的导电膜15a。然后，通过例如CVD在导电膜15a上形成例如由SiN构成的掩模材料41。
然后，如图4A、4B和4C中所示，通过使用光刻步骤和蚀刻技术在其中将要形成基元隔离绝缘膜1的区域中形成沟槽。沟槽穿透掩模材料41、导电膜15a、绝缘膜14a，并到达半导体衬底11的表面。然后，使用作为用于基元隔离绝缘膜1的材料的膜填充沟槽。然后，通过例如化学机械抛光(CMP)去除掩模材料41上的不必要的膜，由此形成基元隔离绝缘膜1。
然后，如附图5A、5B和5C中所示，通过例如湿蚀刻去除掩模材料41。然后，在单元晶体管中，通过例如反应离子蚀刻(RIE)、湿法蚀刻等回蚀刻基元隔离绝缘膜1的上表面至基元隔离绝缘膜1的顶表面低于例如电极膜15a的顶表面的位置。结果，在外围晶体管区域中，例如，使基元隔离绝缘膜1凹进到与导电膜15a相同的高度。
然后，如附图6A、6B和6C中所示，在通过以上步骤形成的结构的整个表面上形成将变成电极间绝缘膜16的绝缘膜16a。结果，在单元晶体管区域中，绝缘膜16a覆盖导电膜15a暴露的侧表面和顶表面。
然后，在绝缘膜16a的整个表面上通过例如CVD方法形成将变成控制栅极电极的第一部分3a的导电膜3aa。导电膜3aa例如由导电多晶硅构成，填充在导电膜15a之间的基元隔离绝缘膜1之上的区域，并且被设置在导电膜15a的顶表面上的绝缘膜16a上。
然后，如图7A、7B和7C中所示，在其中将形成选择栅极晶体管或外围晶体管的区域中，通过光刻步骤和蚀刻技术，在导电膜3aa和绝缘膜16a的至少一部分中形成到达导电膜15a的开口21或者多个开口21。
然后，通过例如CVD在通过上述步骤形成的结构的整个表面上形成将变成控制栅极电极3的第二部分3b的材料膜3ba。材料膜3ba例如由导电多晶硅构成。作为形成材料膜3ba的结果，材料膜3ba的一部分填充开口21，并连接到导电膜15a。
然后，通过例如CVD在材料膜3ba的整个表面上形成掩模材料42。
然后，如图8A、8B和8C中所示，通过光刻步骤和蚀刻技术以这样的方式进行构图，将掩模材料42保留在其中单元晶体管、选择栅极晶体管和外围晶体管的层叠的栅极结构将形成的区域中。然后，通过使用掩模材料42蚀刻材料膜3ba、导电膜3aa、绝缘膜16a、导电膜15a、以及绝缘膜14a。作为其结果，形成由控制栅极电极3的第二部分3b、第一部分3a、电极间绝缘膜16、以及浮置栅极电极15构成的每个晶体管的层叠的栅极结构。此外，形成沟道绝缘膜14A和栅极绝缘膜14B。
然后，关于通过进行上述步骤获得的结构，在单元晶体管中，形成源极/漏极扩散区23，以及在选择栅极晶体管和外围晶体管的每一个中，通过使用层叠的栅极结构作为掩模离子注入形成源极/漏极扩散区的低浓度部分23a。此外，在离子注入步骤中，在控制栅极电极的第二部分3b中注入离子，从而将第二部分3b转变成导电膜。
在注入n型杂质的步骤中，使用掩模材料(未示出)覆盖p型源极/漏极扩散区和将形成控制栅极电极的区域。同样地，在注入p型杂质的步骤中，掩模(未示出)覆盖n型源极/漏极扩散区和将形成控制栅极电极的区域。可以任意选择注入n型和p型杂质的顺序。
随后，如图9A、9B和9C所示，通过例如CVD在通过上述步骤获得的结构的整个表面上形成将变成侧壁绝缘膜24的绝缘膜。
例如，该绝缘膜的厚度为20至60nm。然后，在绝缘膜的各部分中，通过蚀刻技术去除在掩模材料42上的部分和在半导体衬底11的表面上的部分，从而形成侧壁绝缘膜24。侧壁绝缘膜24由能获得相对于浮置栅极电极15、控制栅极电极3的第一部分3a和第二部分3b的蚀刻选择性比率的材料，即，例如如上所述的二氧化硅膜或氮化硅膜构成。
然后，通过使用掩模材料42和侧壁绝缘膜24作为掩模进行离子注入形成源极/漏极扩散区23的高浓度部分23b。在该步骤时，在如图8A、8B和8C中所示的情况下，根据将注入的杂质的导电类型采用掩模材料(未示出)覆盖不受离子注入的区域。
然后，如图10A、10B和10C中所示，通过光刻步骤形成具有在设置在选择栅极晶体管的存储器单元晶体管的对侧上的侧壁绝缘膜24之上的开口的掩模材料(未示出)。然后，通过使用该掩模材料的蚀刻去除选择栅极晶体管的存储器单元晶体管的对侧上的侧壁绝缘膜24。然后，去除掩模材料。
然后，通过例如CVD在通过上述步骤所获得的结构的整个表面上形成阻挡膜25。结果，阻挡层25覆盖了选择栅极晶体管的层叠的栅极结构的存储器单元晶体管的对侧上的侧壁上的一部分、掩模材料42上的一部分、半导体衬底11的表面、外围晶体管的侧壁绝缘膜24上的一部分、以及外围晶体管区域的基元隔离绝缘膜1。
然后，通过例如CVD在通过上述步骤所获得的结构的整个表面上形成层间绝缘层31。
然后，如图11A、11B和11C中所示，使电极间绝缘膜31的顶表面凹进直到暴露掩模材料42，同时，通过例如CMP去除在控制栅极电极3的第二部分3b的顶表面上的掩模材料42。
此外，通过使用蚀刻技术使得侧壁绝缘膜24的顶表面凹进到至少略高于控制栅极电极3的第一部分3a与第二部分3b之间的边界线的位置。作为其结果，暴露了单元晶体管的控制栅极电极3的第二部分3b的整个顶表面和几乎整个侧表面。
依赖于侧壁绝缘膜24的凹进的量，使得控制单元晶体管的控制栅极电极3的第二部分3b的金属硅化物膜22的厚度变得可能。
通过产生侧壁绝缘膜24的上表面的步骤，还凹进阻挡膜25的上表面和层间绝缘膜31的上表面。当侧壁绝缘膜24、阻挡膜25以及层间绝缘膜31由相同的材料制成，并且蚀刻选择比率基本为零时，阻挡膜25和层间绝缘膜31的凹进的上表面位于与侧壁绝缘膜24的凹进的上表面相同的高度处。作为其结果，暴露选择栅极晶体管的控制栅极电极3的第二部分3b的整个顶表面和几乎整个侧表面。在外围晶体管中，同样暴露控制栅极电极的第二部分3b的整个顶表面和大约半个侧表面。
然后，如图12A、12B和12C中所示，通过例如CVD或溅射在通过以上步骤获得的结构的整个表面上形成用于硅化的金属膜43。作为其结果，金属膜43覆盖每一个晶体管的控制栅极电极3的第二部分3b的顶表面和暴露的侧表面。根据金属硅化物膜22的材料金属膜43的材料例如为钴、钛、镍等。
金属膜43的厚度以这样的方式来确定，对于单元晶体管的控制栅极电极3的第二部分3b的部分，硅化对应于与暴露的侧表面的厚度相同厚度的整个部分，并在以下内容中将进行解释。在加热步骤中，在金属膜43中的金属原子扩散到控制栅极电极3的第二部分3b中，并转变成金属硅化物膜23。在该实施例中，金属原子也从控制栅极电极3的第二部分3b的侧表面驱进，因此不同于金属原子仅仅从顶表面驱进的情况，可以硅化控制栅极电极3的第二步部分3b的宽的范围而不需要金属原子扩散长的距离。
因此，金属膜43的厚度以这样的方式来确定，从第二部分3b的侧表面驱进的硅化物反应的末端到达从与上述侧表面相对的另一个侧表面驱进的硅化物反应的末端，由此，对于单元晶体管的控制栅极电极3的第二部分3b的部分，相应于与暴露的侧表面的厚度相同厚度的整个部分变成金属硅化物膜25。
另一方面，金属原子的扩散也依赖加热步骤的时间改变。加热步骤可能不利地影响在加热步骤时已经形成的其他部分。因此，考虑到以上情况，不需要进行非常长的时长的加热步骤。为了该原因，金属膜43的厚度以这样的方式来确定，甚至可以通过其它部分没有受到不利影响的这样的程度的加热步骤形成上面所提到的范围的金属硅化物膜22。
更具体而言，可以以例如控制栅极电极3的第二部分3b的宽度的20％至60％的范围，或者根据55nm规则的12nm至20nm的范围设定金属膜43的厚度。
然后，如图13A、13B和13C中所示，通过加热处理使金属膜与控制栅极电极3的第二部分3B反应从而形成金属硅化物膜22。金属膜43具有上述的厚度，以及金属原子从控制栅极电极3的第二部分3b的顶表面和侧表面扩散。因此，通过恰当地调整加热处理时间，从第二部分3b的侧表面驱进的硅化的末端到达从在该侧表面的对侧上的侧表面驱进的硅化的末端。作为其结果，对于单元晶体管的控制栅极电极3的第二部分3b的部分，将具有与第二部分3b基本上相同的厚度的部分整个地转变成金属硅化物。
另一方面，选择栅极晶体管和外围晶体管的宽度大于单元晶体管的宽度。因而，从每一个选择栅极晶体管和外围晶体管的控制栅极电极3的第二部分3b的侧表面驱进的硅化不能到达从上述侧表面的对侧上的侧表面延伸出来的硅化区域。换言之，对于选择栅极晶体管和外围晶体管中的每一个的控制栅极电极3的各部分，将被硅化的部分仅仅为包括控制栅极电极3的顶表面和侧表面的第二部分3b的表面，并且上述部分的内部更深的部分没有被硅化。如上所述，厚度Db小于厚度Dc，厚度Dd小于厚度De，厚度Db和厚度Dd小于厚度Da。
随后，对于金属膜43的各部分，通过使用蚀刻技术去除中对金属硅化没有贡献的部分，也就是不与控制栅极电极3的第二部分3b接触的部分。
然后，如图14A、14B和14C中所示，通过例如CVD，在通过以上步骤获得的结构的整个表面上形成覆盖绝缘膜32。覆盖绝缘膜32覆盖金属硅化膜22并覆盖层间绝缘膜31的顶表面。
然后，如图2A、2B和2C所示，通过例如CVD，在覆盖绝缘膜32的整个表面上形成层间绝缘膜33。然后，通过使用光刻步骤和蚀刻技术形成布线沟槽和接触孔，通过CVD和溅射在布线沟槽和接触孔中形成导电膜。作为其结果，形成布线层34和插塞35。
接下来，下面参考图19A、19B、19C、20A、20B和20C描述第一实施方式的修改实例。如图19A、19B和19C中所示，在覆盖绝缘膜32之下设置氧化物膜51。即，氧化物膜51覆盖金属硅化膜22的整个表面，并还覆盖侧壁绝缘膜24、阻挡膜25和层间绝缘膜31的顶表面。此外，覆盖绝缘膜32被设置在氧化物膜51的整个表面上。氧化物膜51由二氧化硅膜构成，并具有例如50nm的厚度。
在一些情况下由于例如制造步骤等的因素在控制栅极电极的第二部分3b(金属硅化膜22)内会产生空隙。如果具有高介电常数的膜(例如，SiN膜)进入空隙，在一些情况下，位于空隙两侧上的控制栅极电极的第二部分3b会彼此干扰。为了处理这样的情况，使用氧化物膜51覆盖控制栅极电极的第二部分3b的表面来减轻或防止这样的干扰。
如下示出了制造图19A、19B和19C所示出的结构的方法。首先，如图20A、20B和20C中所示，通过例如CVD，在通过例如图13A、13B和13C中所示出的步骤获得的结构的整个表面上形成氧化物膜51。然后，与在图14A、14B和14C中所示出的步骤中相同的方式在氧化物膜51的整个表面上形成覆盖绝缘膜32。本步骤以后的步骤与先前参考图2A、2B和2C所描述的一样。
根据与本发明的第一实施例相关的半导体器件，用于形成金属硅化物膜22的金属膜被形成在控制栅极电极3的侧壁上。因而，用于硅化的金属原子不仅仅从控制栅极电极3的顶表面扩散，而且从控制栅极电极3的侧表面扩散。因此，可以沿平面方向在控制栅极电极3的整个表面上形成厚金属硅化物膜22而不仅依赖于来自顶表面的金属原子的扩散。
由于控制栅极电极3的硅化也从其侧面驱进，即使控制栅极电极3的纵横比变高，也可以形成具有需要的厚度的金属硅化膜22。
此外，由于硅化还从控制栅极电极3的侧表面驱进，与硅化仅仅从控制栅极电极3的顶表面驱进的情况相比，金属原子必须扩散以及需要将所需要的厚度转变成金属硅化膜22的距离变短。因此，防止了从单元晶体管到单元晶体管的金属硅化物膜22的厚度的变化，并抑制了由于团聚产生的劣化的发展。
(第二实施例)
第二实施例关于暴露控制栅极电极的第二部分3b的步骤与第一实施例不同。
下面将参考图15B至18A和18B对根据本发明的第二实施例的半导体器件进行描述。图15A是沿着图1的线IIB-IIB得到的横截面图，并且是与第一实施例的图2B相同位置的横截面图。图15B是外围晶体管的横截面图，并且是与第一实施例的图2C相同位置的横截面图。沿着在图1中的线IIA-IIA的横截面图与第一实施例(图2A)的相同。
如图15A和15B中所示，阻挡层25覆盖选择栅极晶体管的层叠的栅极电极结构的单元晶体管的对侧上的整个侧表面。侧壁绝缘膜24覆盖外围晶体管的层叠的栅极电极结构的整个侧表面。在外围晶体管中，阻挡膜25覆盖侧壁绝缘膜24的整个侧表面。
在外围晶体管区域和选择栅极晶体管的层叠的栅极电极结构的单元晶体管的对侧上的区域中的每一个中，使用层间绝缘膜31填充间隔直到与控制栅极电极3的顶表面相同的高度，以及使用覆盖绝缘膜32覆盖层间绝缘膜31和阻挡膜25的顶表面。其它结构与第一实施例相同。
接下来，下面将参考图16A、16B至18A和18B描述制造图15A和15B中所示出的半导体器件的方法。
图16A至18A依序示出了在图15A中所示出的结构的制造方法。
图16B至18B依序示出了在图15B中所示出的结构的制造方法。
首先，进行与在第一实施例的图3A、3B、3C至10A、10B和10C中所示相同的步骤。然后，如图16A和16B所示，如在图11B和11C中所示，使层间绝缘膜31的顶表面凹进直到暴露掩模材料42。然后，去除控制栅极电极3的第二部分3b的顶表面上的掩模材料42。
然后，在控制栅极电极3上形成在单元晶体管之上具有开口的掩模材料(未示出)。然后，使用掩模材料作为掩模根据第一实施例所描述的条件，通过蚀刻来凹进单元晶体管的侧壁绝缘膜24的顶表面。此时，选择栅极晶体管的侧壁绝缘膜24的顶表面可能或不能同样地被凹进。然后，去除掩模材料。
然后，如图17A和17B中所示，与在图12B和12C中所示出的步骤一样，在通过上述步骤获得的结构的整个表面上形成金属膜43。此时，不同于第一实施例，对应每一个晶体管的控制栅极电极3的第二部分的各部分，金属膜43仅仅被形成在单元晶体管的侧表面上和选择栅极晶体管的单元晶体管侧上的侧表面上。在外围晶体管中，金属膜43仅仅形成在控制栅极电极3的顶表面上。
然后，与在图13B和13C中所示出的步骤中一样，硅化与金属膜43接触的控制栅极电极3的第二部分3B的一部分。作为结果，在单元晶体管中，对于控制栅极电极3的第二部分3b的各部分，硅化与沿平面方向在整体之上延伸的厚度相同的厚度所限定并暴露的区域。至于选择栅极晶体管的控制栅极电极3的第二部分3b，仅仅硅化在单元晶体管侧上的侧表面的表面附近的部分和顶表面。在外围晶体管中，仅仅硅化控制栅极电极3的第二部分3的顶表面附近的部分。
然后，如图18A和18B中所示，与在图14B和14C所示的步骤一样，在通过以上步骤获得的结构的整个表面上形成覆盖绝缘膜32。然后，与在图15A和15B中所示一样，形成层间绝缘膜33、布线层34、插塞35等。
根据与本发明的第二实施例相关的半导体器件，如第一实施例，用于形成金属硅化物膜22的金属膜被形成在控制栅极电极3的侧壁上。由此，可以获得与第一实施例相同的效果。
此外，在本发明的精神和范围中，本发明并不仅仅限于以上所描述的第一和第二实施例，它们的变化实例和修改实例同样被包括在本发明的范围内。
对本领域的技术人员来说很容易获得其它优点和修改。因此，具有更宽泛的范围的本发明不局限于在此示出和描述的具体细节和典型实施例。因此，可以做出各种修改而不背离所附权利要求及其等效物所限定的本发明的一般概念的范围和精神。

Claims (6)

1.一种半导体器件，包括：
第一绝缘膜，其设置在单元晶体管区域中的半导体衬底上；
电荷存储膜，其设置在所述第一绝缘膜上；
第二绝缘膜，其设置在所述电荷存储膜上；
控制栅极电极，其包括第一导电膜和在所述第一导电膜上的第二导电膜，所述第一导电膜被设置在所述第二绝缘膜上，所述第二导电膜包括第一金属硅化物膜；
第一源极/漏极区域，其形成在所述半导体衬底的表面上，并夹住在所述第一绝缘膜之下的区域；
第三绝缘膜，其设置在外围晶体管区域中的所述半导体衬底上；
第一栅极电极，其包括第三导电膜和在所述第三导电膜上的第四导电膜，所述第三导电膜被设置在所述第三绝缘膜上，所述第四导电膜包括多晶硅膜和在所述多晶硅膜的顶表面上的第二金属硅化物膜；
第二源极/漏极区域，其形成在所述半导体衬底的所述表面上，并夹住在所述第三绝缘膜之下的区域；
第四绝缘膜，设置在邻近所述单元晶体管区域的选择晶体管区域中的所述半导体衬底上；
第二栅极电极，其包括第五导电膜和在所述第五导电膜上的第六导电膜，所述第五导电膜被设置在所述第四绝缘膜上，所述第六导电膜包括多晶硅膜和在所述多晶硅膜的顶表面和侧表面上的第三金属硅化物膜；
其中，所述第三金属硅化物膜的单元晶体管侧的沿垂直方向的厚度大于所述第三金属硅化物膜的中心的厚度，以及所述第三金属硅化物膜的所述单元晶体管侧的所述沿垂直方向的厚度大于所述第三金属硅化物膜的相对侧的厚度。
2.根据权利要求1的器件，其中：
所述第三金属硅化物膜的所述单元晶体管侧的所述沿垂直方向的厚度等于所述第一金属硅化物膜的沿垂直方向的厚度。
3.根据权利要求1的器件，其中：
所述第一栅极电极还包括在所述第三导电膜与所述第四导电膜之间形成的第五绝缘膜，
所述第五绝缘膜具有开口，以及所述第四导电膜形成在所述开口中，以及
所述第二金属硅化物膜在所述第四导电膜中的所述多晶硅膜的顶表面之上整体延伸。
4.根据权利要求1的器件，其中：
所述第四导电膜的宽度大于所述第二导电膜的宽度。
5.根据权利要求1的器件，还包括：
侧壁绝缘膜，形成在所述电荷存储膜、所述第二绝缘膜、所述控制栅极电极的侧表面上，其中所述侧壁绝缘膜的上表面高于所述第一导电膜的上表面；
空隙，其具有位于所述侧壁绝缘膜的上表面处的开口，并延伸到所述侧壁绝缘膜的中间；以及
二氧化硅膜，其覆盖所述第二导电膜的所述上表面和侧表面，并覆盖所述侧壁绝缘膜。
6.根据权利要求5的器件，其中：
所述二氧化硅膜被形成在所述空隙中。
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