CN102569302B - 非易失性叠层式与非门存储器及其制备方法 - Google Patents

Abstract

本发明公开了一种增加位密度的存储单元的与非门(NAND)串，具有分离字线(栅极)的叠层件。其变化可以增加一顶部辅助栅极至NAND串、一底部辅助栅极至NAND串、或同时增加一顶部辅助栅极和一底部辅助栅极至NAND串。本发明存储器装置可以有效地增加位密度。

Description

非易失性叠层式与非门存储器及其制备方法

技术领域

本发明是有关于一种非易失性与非门(NAND)存储器，其具有多个连续设置于衬底面外的一垂直方向上以及非仅沿着或平行于衬底面的一水平方向设置的邻近存储单元。

背景技术

由已列入参考文献的金(Jiyoung Kim)等人在2008年超大规模集成电路(VLSI)技术文摘的技术论文发表会发表的论文，标题为「用于具有垂直凹槽阵列晶体管(VRAT，Vertical-Recess-Array-Transistor)的超高密度闪存的新颖3D结构」(第122页至第123页)，其多个叠层式存储单元设置为在一被多个叠层式栅极以及电荷储存材料所覆盖的内部区中具有连续通道。此方法将具有水平通道间隔的多个邻近栅极行(columns ofgates)分隔开来。此方法需要创造多个必须填满栅极电极的底切(undercut)。

由已列入参考文献的金(Jiyoung Kim)等人在2009年超大规模集成电路(VLSI)技术文摘的技术论文发表会发表的论文，标题为「用于超高密度以及具成本效益NAND闪存装置和固态装置(SSD，Solid State Drive)的新颖性垂直叠层阵列晶体管(VSAT，Vertical-Stacked-Array-Transistor)」(第186页至第187页)，其多个叠层式存储单元设置为在一被多个叠层式栅极以及电荷储存材料所覆盖的外部区中具有连续通道。以此方式，多个水平方向通道之间距将邻近的多个栅极叠层件分隔开，以及垂直方向通道的间距在每一叠层件的一边升高(run up)并且在每一叠层件的另一边上衰减(run down)。为了帮助减少关闭电流(off current)，每一叠层件为一个其他的宽大栅极，以每一栅极同时控制两个(both)垂直方向长度的通道，即位于每一栅极的两侧边上的垂直方向长度的通道。

发明内容

本发明的一方面为一存储器装置，此存储器装置包括多个存储单元的一NAND串，这些存储单元设置电性串联于一半导体本体上的一第一端和一第二端之间。NAND串包括多个字线叠层件，以及一覆盖这些叠层件的半导体通道材料。

在这些叠层件中的一叠层件之中的字线彼此相互电性隔离的，例如通过介电体，例如是氧化物，以作隔离。这些叠层件延伸于半导体本体外。

半导体通道材料覆盖这些叠层件。半导体通道材料例如是多晶硅。NAND串经由半导体通道材料，在第一端和第二端之间具有一电性串联件。在一些实施例中，当所有沿着NAND串的栅极具有被一特定栅极控制的部分半导体通道材料的一导通电压，并且假设在NAND串的底端上的选择晶体管为同时导通时，此电性串联件为导通。在一些实施例中，当一或多个沿着NAND串的栅极具有被一特定栅极控制的部分半导体通道材料的一关闭电压，或者假设在NAND串的底端上的一选择晶体管为关闭时，此电性串联件为关闭。覆盖字线的叠层件的半导体通道材料设置为延伸于半导体本体外的多个隆起部。多个隆起部中的一隆起部(半导体通道材料的隆起部)覆盖字线的叠层件中的多个相邻的叠层件。举例来说，半导体通道材料的一第一隆起部覆盖相邻的一第一和一第二字线的叠层件。

一些实施例包括一非导电性材料电性隔离被半导体通道材料的隆起部中的一隆起部所覆盖的多个叠层件。此种非导电性材料例如是一氧化物。在其它例子中，氧化物为一氧化物-电荷捕捉氮化物-氧化物结构的一部分，此结构和覆盖多个叠层件的氧化物-电荷捕捉氮化物-氧化物结构共有同样的材料，因为此二结构为一共有的工艺步骤所得。

一些实施例包括被字线的叠层件和半导体通道材料所覆盖的底部辅助栅极材料(bottom assist gate material)。底部辅助栅极材料帮助控制最邻近于此底部辅助栅极材料的半导体通道材料的部分。在一些实施例中，底部辅助栅极材料帮助控制半导体通道材料的水平方向部分。在一些实施例中，控制电路施加偏压以使用底部辅助栅极材料。举例来说，控制电路施加一第一偏压至底部辅助栅极材料以协助通过半导体通道材料的电性串联件的关闭，以及施加一第二偏压至底部辅助栅极材料以协助通过半导体通道材料的电性串联件的导通。在另一范例中，控制电路施加一负偏压至底部辅助栅极材料以防止编程过程中的漏电。

一些实施例包括覆盖多个字线叠层件和半导体通道材料的顶部辅助栅极材料(top assist gate material)帮助控制最邻近于顶部辅助栅极材料的半导体通道材料的部分。在一些实施例中，顶部辅助栅极材料帮助控制半导体通道材料的垂直方向部分。在一些实施例中，控制电路施加偏压以使用顶部辅助栅极材料。例如，控制电路施加一正偏压至顶部辅助栅极材料以协助NAND串的擦除。在另一范例中，控制电路施加一第一偏压至顶部辅助栅极材料以协助在NAND串中的一存储单元的编程，以及施加一第二偏压至顶部辅助栅极材料以防止NAND串的编程，第一偏压小于第二偏压。

一些实施例包括覆盖多个叠层件的电荷储存材料。半导体通道材料覆盖电荷储存材料，例如电荷捕捉材料。在最邻近于相对应栅极的电荷储存材料部分中的电荷储存状态，决定了一特定NAND存储单元是否使在半导体通道材料相对应部分中的通道导通或关闭。

一些实施例包括位于被半导体通道材料的隆起部所覆盖的多个相邻叠层件之间的电荷储存材料。这些电荷储存材料并非一定是最邻近于半导体通道材料，因而在存储单元的NAND串的操作上可以有相对小的影响。然而，在一些实施例中，此电荷储存材料沿着隆起部形成，且电荷储存材料覆盖如一氧化物-电荷捕捉氮化物-氧化物结构的部分的多个字线叠层件，因此省略了一道工艺步骤。

本发明的另一方面为一种制造NAND串的方法，特别是形成多个存储单元的一NAND串的方法，这些存储单元设置电性串联于一半导体本体上的一第一端和一第二端之间。此方法步骤包括：

形成多个第一叠层件延伸于半导体本体之外，这些第一叠层件中的叠层件包括彼此电性隔离的字线材料字符层。

通过移除第一叠层件的中间部分物，而由第一叠层件形成一第二叠层件，第二叠层件比第一叠层件具有更多的叠层件，其中在第二叠层件中的字线材料层为NAND串中的多个存储单元的多个字线。

以一半导体通道材料覆盖此第二叠层件，NAND串经由半导体通道材料，在NAND串的第一端和第二端之间有一电性串联件。

一实施例包括：

在形成此第一叠层件前，形成一覆盖半导体本体的底部辅助栅极材料。

具有底部辅助栅极材料的一些实施例还包括步骤：

提供一控制电路以施加一第一偏压至底部辅助栅极材料，第一偏压协助通过半导体通道材料的电性串联件的关闭，以及施加一第二偏压至底部辅助栅极材料，以协助通过半导体通道材料的电性串联件的导通，此第一偏压小于第二偏压。

具有底部辅助栅极材料的一些实施例包括步骤：

提供一控制电路以施加一负偏压至底部辅助栅极材料以防止编程过程中的漏电。

一实施例包括：

在以一半导体通道材料覆盖第二叠层件后，形成覆盖半导体通道材料的顶部辅助栅极材料。

具有顶部辅助栅极材料的一些实施例还包括步骤：

提供一控制电路以施加一第一偏压至顶部辅助栅极材料，以协助在NAND串中的一存储单元的编程，以及施加一第二偏压至顶部辅助栅极材料以防止NAND串的编程，第一偏压小于第二偏压。

具有顶部辅助栅极材料的一些实施例还包括步骤：

提供一控制电路以施加一正偏压至顶部辅助栅极材料以协助NAND串的擦除。

一实施例包括：

在以半导体通道材料覆盖第二叠层件前，以一电荷储存结构覆盖第二叠层件。

一实施例包括：

形成一非导电性材料在多个通过移除中间部分物所形成的间隙(gap)中。

具有在多个通过移除中间部分物所形成的间隙(gap)中的非导电性材料的一些实施例，还包括步骤：

在以半导体通道材料覆盖第二叠层件前，以包括一第一氧化层、一覆盖第一氧化层的电荷储存层、以及一覆盖第一氧化层的第二氧化层的电荷储存结构覆盖第二叠层件。

本发明的存储器装置可以有效地增加位密度。本发明其它实施例也在此作公开。

附图说明

图1绘示一实施例叠层式NAND串的等效电路图，此等效电路图的设置接近于实施例叠层式NAND串的实际物理性结构设置。

图2-15绘示一制造具有一顶部辅助栅极以及一底部辅助栅极的一叠层式NAND串的一系列工艺步骤图。

图16绘示一具有一顶部辅助栅极但不具有一底部辅助栅极的叠层式NAND串的另一范例图。

图17绘示具有一底部辅助栅极但不具有一顶部辅助栅极的叠层式NAND串的另一范例图。

图18绘示一不具顶部辅助栅极和底部辅助栅极的叠层式NAND串的另一范例图。

图19绘示一具有叠层式NAND串的集成电路的一简化方块图。

图20绘示一不同的仿真叠层式NAND串的漏极电流对栅极电压的关系图。

图21为一不同的仿真叠层式NAND串的存储单元特性表。

图22绘示一不同仿真叠层式NAND串的阈值电压对水平间距(horizontal pitch)的关系图。

图23绘示一不同仿真叠层式NAND串的阈值电压对垂直间距(vertical pitch)的关系图。

图24绘示一不同仿真叠层式NAND串的阈值电压改变对电子密度的关系图。

图25绘示一不同的仿真叠层式NAND串的Vpass干扰(interference)的关系图。

图26绘示一不同仿真叠层式NAND串的Z干扰(Z-interference)的关系图。

图27绘示一不同仿真叠层式NAND串的阈值电压对串数的关系图。

图28绘示一不同仿真叠层式NAND串的转导对串数的关系图。

【主要元件符号说明】

10：衬底

12：底部辅助栅极

14：栅极介电体

16：多晶硅

18：埋入氧化物

20：硬屏蔽

22：光刻胶或材料

24：半导体通道材料

26：顶部辅助栅极介电层

28：顶部辅助栅极

1950：集成电路

1900：存储器阵列

1901：字线译码器和驱动器

1902：字线

1903：位线译码器和多个驱动器

1904：位线

1905、1907：总线

1906：方块

1908：偏压设置供应电压

1909：电路

1911数据输入线

1915：数据输出线

GSL：接地选择晶体管

SSL：源极选择晶体管

WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11、WL12、WL13、WL14、WL15、WL16、WL17、WL18：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1绘示一实施例的叠层式NAND串的等效电路，此等效电路图的设置接近于实施例叠层式NAND串的实际物理性结构的设置。

此实施例的等效电路显示一NAND串通常设置为三个隆起部，每一隆起部包含六个栅极。此六个栅极被区分为二叠层件，每一叠层件具有三个栅极。左边隆起部在一边上具有叠层式字线WL1、WL2、WL3以及在左边隆起部的另一边上具有叠层式字线WL4、WL5、WL6。中间隆起部具有在一边上的叠层式字线WL7、WL8、WL9以及在另一边上的叠层式字线WL10、WL11、WL12。右边隆起部具有在一边上的叠层式字线WL13、WL14、WL15以及在另一边上的叠层式字线WL16、WL17、WL18。

因为每一隆起部可以有效地包括已经在水平方向上隔离开的多个栅极，位密度可以成倍数增加的(在所示的范例中是为二倍)。

其它实施例在每一字线叠层件中具有不同数量的隆起部以及/或不同数量的字线。在此设置中，栅极在隆起部的相对内部，以及通道在隆起部的相对外部上。

在端点上的NAND串被一选择晶体管、一GSL(接地选择)晶体管、以及一SSL(源极选择)晶体管所终结。此SSL以及GSL工艺在一相同图案化工艺中完成为多个字线。然而，SSL/GSL的栅极长度是由布局(layout)所决定。

另一实施例具有图1所示的多个相邻NAND串，具有通过相邻NAND串的相同多个字线，以及由通过SSL选择晶体管连接至不同NAND串的不同位线所分辨的不同NAND串。

图2至图15绘示一制造具有一顶部辅助栅极以及一底部辅助栅极的一叠层式NAND串的一系列工艺步骤范例。

图2绘示一p型衬底10。执行离子布植以形成底部辅助栅极12。植入离子的活化，例如是通过退火的活化，可以减低寄生电阻。

图3绘示底部辅助栅极介电体14的形成。

图4绘示多晶硅16以及埋入氧化物18的多个交替层。多晶硅层最终形成为NAND串的叠层字线，在相同叠层件中的多晶硅字线被埋入氧化物彼此电性隔离的。

图5绘示硬屏蔽20的形成，硬屏蔽例如是氮化硅。

图6绘示硬屏蔽20的图案化，以硬屏蔽20的保留部分来对多晶硅16以及埋入氧化物18未被硬屏蔽遮住的部分进行刻蚀。被氧化物材料彼此电性隔离的多个字线叠层件被形成。

图7绘示被图案化的光刻胶22以分隔多个字线材料叠层件。

图8绘示硬屏蔽20未被光刻胶22保护的部分的刻蚀。

图9绘示保护硬屏蔽20部分的光刻胶22的移除。

图10绘示多晶硅16和埋入氧化物18的未被屏蔽遮住部分的刻蚀，此刻蚀直至栅极介电层。之前所形成的被氧化物材料彼此电性隔离的多个字线材料叠层件有效地变为两倍的数量。

图11绘示硬屏蔽20的移除。屏蔽对准错位所形成的字线叠层件影响到字线厚度，然而由于自我对准ONO以及通道沉积工艺的关系，对于存储单元特性而言是不会造成问题的。

图12绘示材料22的形成，材料22同时是：(1)进入间隙中的氧化层，由图10刻蚀步骤所形成的间隙使相邻的字线叠层达到电性隔离，以及(2)电荷储存材料，例如是电荷捕捉氮化物，覆盖所有的字线行。例如是氧化物-电荷捕捉氮化物-氧化物。步骤(1)和(2)可以替换地执行于其它不同的步骤中。

图13绘示半导体通道材料24的形成，例如是多晶硅。

图14绘示顶部辅助栅极介电层26的形成。

图15绘示顶部辅助栅极28的形成。

图15的叠层式NAND串也被称为具有辅助双栅极存储器的反对称垂直可叠层NAND存储器(Asymmetrical Vertical Stackable NAND memory，AVS NAND memory)。

由于在半导体通道材料的每一隆起部下的二叠层件的多个字线有效地将位密度二倍化，故如图15所示的叠层式NAND串可以增加位密度。

顶部辅助栅极可以改善叠层式NAND串的电性。底部辅助栅极可以减少叠层式NAND串的寄生通道电阻。在一些实施例中，顶部辅助栅极从栅极的顶部被连接，以及底部辅助栅极从底部衬底被连接。

对顶部辅助栅极以及底部辅助栅极施加偏压的不同操作范例请见下文：

读取：辅助栅极偏压可以和通过栅极电压相同，例如是7V～11V。

编程/擦除：浮动多晶硅通道是重要的；施加在底部辅助栅极的负偏压帮助通道的关闭。

编程：对于所选择的存储单元，施加负偏压于顶部辅助栅极以加大电场，以及增加编程速度。施加正偏压于其它顶部辅助栅极以减少电场，因此编程分布被抑制。对于底部辅助栅极，设定负偏压以减少编程中的漏电。

擦除：区块擦除被使用，以及施加正偏压以加大擦除电场，以及改善擦除速度。

图16绘示一具有一顶部辅助栅极但不具有一底部辅助栅极的叠层式NAND串的另一范例。

图16的叠层式NAND串也被称为是具有辅助顶部栅极存储器的反对称垂直可叠层NAND存储器。

由于在半导体通道材料的每一隆起部下的二叠层件的多个字线有效地将位密度二倍化，故如图16所示的叠层式NAND串可以增加位密度。

顶部辅助栅极改善叠层式NAND串的电性。

图17绘示具有一底部辅助栅极但不具有一顶部辅助栅极的叠层式NAND串的另一范例。

图17的叠层式NAND串也被称为是具有辅助底部栅极存储器的反对称垂直可叠层NAND存储器。

由于在半导体通道材料的每一隆起部下的二叠层件的多个字线有效地将位密度二倍化，故如图17所示的叠层式NAND串可以增加位密度。

底部辅助栅极减少叠层式NAND串的寄生通道电阻。

图18绘示一不具顶部辅助栅极和底部辅助栅极的叠层式NAND串的另一范例。

图18的叠层式NAND串也被称为是反对称垂直可叠层NAND存储器。

由于在半导体通道材料的每一隆起部下的二叠层件的多个字线有效地将位密度二倍化，故如图18所示的叠层式NAND串可以增加位密度。

图19绘示一具有叠层式NAND串的集成电路的一简化方块图。

图19绘示一集成电路1950，此集成电路1950包括一经改善的3D非易失性存储单元阵列1900。一字线译码器和驱动器1901耦合至多个沿着存储器阵列1900中的列设置的字线1902，并且以字线1902作电性通信。一位线译码器和多个驱动器1903耦合至多个沿着存储器阵列1900中的行设置的位线1904，并且以位线1904作电性通信，这些存储器阵列1900中的行是用以读取数据和写入数据在存储器阵列1900中的多个存储单元。地址经由总线1905上提供至字线译码器和驱动器1901以及位线译码器和驱动器1903。在方块1906中的多个感测放大器和多个数据输入结构经由总线1907耦合至位线译码器和驱动器1903。数据是从在集成电路1950上的输入输出端口并经由数据输入线1911提供至方块1906中的数据输入结构。数据是从在方块1906中的感测放大器并经由数据输出线1915提供至集成电路1950上的多个数据输入输出端口，或是提供至集成电路1950内部或外部的其它数据目的地。一偏压设置状态器位于电路1909中，以控制多个偏压设置供应电压1908。偏压设置件提供偏压至包括任意顶部辅助栅极和/或底部辅助栅极的3D阵列。

下列的图示仿真了：

(1)金(Jiyoung Kim)等人在2009年超大规模集成电路(VLSI)技术文摘的技术论文发表会发表的论文，标题为「用于超高密度以及具成本效益NAND闪存装置和固态装置(SSD，Solid State Drive)的新颖性垂直叠层阵列晶体管(VSAT，Vertical-Stacked-Array-Transistor)」(第186页至第187页)；

(2)例如图18中所示的反对称垂直可叠层(AVS)结构32；

(3)例如图16中所示的AVS_AG(top gate)结构31；

(4)例如图17中所示的AVS_BG(bottom gate)结构30；以及

(5)例如图15中所示的AVS_DG(double gate)结构29。

图20绘示一不同的仿真叠层式NAND串的漏极电流对栅极电压的关系图。

图21为一不同的仿真叠层式NAND串的存储单元特性表。

此表列出了阈值电压Vt(threshold voltage)、亚阈值斜率SS(subthrehsold slope)以及转导值Gm(transconductance)。

相比于VSAT，其它具有二倍位密度叠层式NAND结构具有可接受的存储单元特性。

图22绘示一不同仿真叠层式NAND串的阈值电压对水平间距(horizontal pitch)的关系图。

图23绘示一不同仿真叠层式NAND串的阈值电压对垂直间距(vertical pitch)的关系图。

辅助栅极增强了栅极控制能力，以及控制短通道能力。

图24绘示一不同仿真叠层式NAND串的阈值电压改变对电子密度的关系图。

其也绘示了理论上的极限34。

相比于VSAT，编程窗是相同的，然而却具有着二倍的位密度。

图25绘示一不同的仿真叠层式NAND串的Vpass干扰(interference)的关系图。

Vpass干扰是和来自邻近的通过栅极(pass gates)的干扰有关。

图26绘示一不同仿真叠层式NAND串的Z干扰(Z-interference)的关系图。

Z干扰和来自相邻近的垂直层的干扰有关。

相比于一般的VSAT，在其它四个叠层式NAND结构中的干扰是相似的。

图27绘示一不同仿真叠层式NAND串的阈值电压对串数的关系图。

图28绘示一不同仿真叠层式NAND串的转导对串数的关系图。

以辅助栅极的设计，叠层式NAND串的导通态电流是可以接受的。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可以作各种的修改与改进。因此，本发明的保护范围当视前附的权利要求所界定者为准。

Claims (18)

1.一种存储器装置，其特征在于，包括：

多个存储单元的一与非门NAND串，这些存储单元设置电性串联于一半导体本体上的一第一端和一第二端之间，包括：

多个字线叠层件，位于这些叠层件中的一叠层件内的多个字线为彼此电性隔离，这些叠层件延伸出该半导体本体之外，以及

一半导体通道材料，覆盖这些字线叠层件，该NAND串经由该半导体通道材料，在该NAND串的该第一端和该第二端之间有一电性串联件，该半导体通道材料设置为多个隆起部延伸于该半导体本体之外，其中，这些隆起部中的一隆起部覆盖这些字线叠层件中相邻的多个叠层件；

一顶部辅助栅极材料，覆盖这些字线叠层件和该半导体通道材料。

2.根据权利要求1所述的存储器装置，其特征在于，还包括：

一非导电性材料，电性隔离被该半导体通道材料的这些隆起部中的该隆起部覆盖的这些相邻叠层件。

3.根据权利要求1所述的存储器装置，其特征在于，还包括：

一底部辅助栅极材料，被这些字线叠层件和该半导体通道材料所覆盖。

4.根据权利要求1所述的存储器装置，其特征在于，还包括：

一底部辅助栅极材料，被这些字线叠层件和该半导体通道材料所覆盖，以及

一控制电路，施加一第一偏压至该底部辅助栅极材料，以协助通过该半导体通道材料的该电性串联件的关闭，以及施加一第二偏压至该底部辅助栅极材料，以协助通过该半导体通道材料的该电性串联件的导通，该第一偏压小于该第二偏压。

5.根据权利要求1所述的存储器装置，其特征在于，还包括：

一底部辅助栅极材料，被这些字线叠层件和该半导体通道材料所覆盖，以及

一控制电路，施加一负偏压至该底部辅助栅极材料以防止编程过程中的漏电。

6.根据权利要求1所述的存储器装置，还包括：

一控制电路，施加一正偏压至该顶部辅助栅极材料以协助该NAND串的擦除。

7.根据权利要求1所述的存储器装置，其特征在于，还包括：

一控制电路，施加一第一偏压至该顶部辅助栅极材料以协助在该NAND串中的一存储单元的编程，以及施加一第二偏压至该顶部辅助栅极材料以防止该NAND串的编程，该第一偏压小于该第二偏压。

8.根据权利要求1所述的存储器装置，其特征在于，还包括：

一电荷储存材料，覆盖这些字线叠层件，该半导体通道材料覆盖该电荷储存材料。

9.根据权利要求1所述的存储器装置，其特征在于，还包括：

一电荷储存材料，位于这些被该半导体通道材料的这些隆起部中的该隆起部覆盖的相邻叠层件之间。

10.一种制备存储器装置的方法，其特征在于，包括：

形成覆盖一半导体本体的一底部辅助栅极材料

形成多个存储单元的一与非门NAND串，这些存储单元设置电性串联于该半导体本体上的一第一端和一第二端之间，包括：

形成多个第一叠层件，延伸于该半导体本体之外，在这些第一叠层件中的叠层件包括彼此相互电性隔离的多个字线材料层；

通过移除这些第一叠层件的多个中间部分物，来形成多个第二叠层件，这些第二叠层件相比于这些第一叠层件具有更多的叠层件，其中，在这些第二叠层件中的多个字线材料层为在该NAND串中的这些存储单元的这些字线；以及

以一半导体通道材料覆盖这些第二叠层件，该NAND串经由该半导体通道材料，在该NAND串的该第一端和该第二端之间有一电性串联件。

11.根据权利要求10所述的方法，其特征在于，还包括：

提供一控制电路，施加一第一偏压至该底部辅助栅极材料，该第一偏压协助通过该半导体通道材料的该电性串联件的关闭，以及施加一第二偏压至该底部辅助栅极材料，以协助通过该半导体通道材料的该电性串联件的导通，该第一偏压小于该第二偏压。

12.根据权利要求10所述的方法，其特征在于，还包括：

提供一控制电路，施加一负偏压至该底部辅助栅极材料，以防止在编程过程中的漏电。

13.根据权利要求10所述的方法，其特征在于，还包括：

以一半导体通道材料覆盖这些第二叠层件后，形成覆盖该半导体通道材料的一顶部辅助栅极材料。

14.根据权利要求10所述的方法，其特征在于，还包括：

以一半导体通道材料覆盖这些第二叠层件后，形成覆盖该半导体通道材料的一顶部辅助栅极材料，以及

提供一控制电路，施加一第一偏压至该顶部辅助栅极材料，以协助在该NAND串中的一存储单元的编程，以及施加一第二偏压至该顶部辅助栅极材料，以防止该NAND串的编程，该第一偏压小于该第二偏压。

15.根据权利要求10所述的方法，其特征在于，还包括：

以一半导体通道材料覆盖这些第二叠层件后，形成覆盖该半导体通道材料的一顶部辅助栅极材料，以及

提供一控制电路，施加一正偏压至该顶部辅助栅极材料，以协助该NAND串的擦除。

16.根据权利要求10所述的方法，其特征在于，还包括：

以一半导体通道材料覆盖这些第二叠层件前，先以一电荷储存结构覆盖这些第二叠层件。

17.根据权利要求10所述的方法，其特征在于，还包括：

形成一非导电性材料在通过移除这些中间部分物所形成的多个间隙中。

18.根据权利要求10所述的方法，其特征在于，还包括：

形成一非导电性材料在通过移除这些中间部分物所形成的多个间隙中，包括：

以一半导体通道材料覆盖这些第二叠层件之前，先以一电荷储存结构覆盖这些第二叠层件，该电荷储存结构包括一第一氧化层、覆盖该第一氧化层的一电荷储存层、以及覆盖该电荷储存层的一第二氧化层。