CN102569048B - 自对准金属硅化物的形成方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 78
- 239000002184 metal Substances 0.000 title claims abstract description 71
- 229910021332 silicide Inorganic materials 0.000 title abstract description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 229910052914 metal silicate Inorganic materials 0.000 claims description 57
- 230000015572 biosynthetic process Effects 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 25
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 11
- 229910001260 Pt alloy Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 6
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- QXZUUHYBWMWJHK-UHFFFAOYSA-N [Co].[Ni] Chemical compound [Co].[Ni] QXZUUHYBWMWJHK-UHFFFAOYSA-N 0.000 claims description 5
- LMHKOBXLQXJSOU-UHFFFAOYSA-N [Co].[Ni].[Pt] Chemical compound [Co].[Ni].[Pt] LMHKOBXLQXJSOU-UHFFFAOYSA-N 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910000531 Co alloy Inorganic materials 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 229910021478 group 5 element Inorganic materials 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 230000002349 favourable effect Effects 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 18
- 230000035755 proliferation Effects 0.000 description 18
- 230000005669 field effect Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
一种自对准金属硅化物的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有栅堆叠结构，所述栅堆叠结构两侧的半导体衬底中形成有源区和漏区；在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙；形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；去除所述牺牲侧墙和未反应的金属层。本发明能够减弱或避免自对准金属硅化物的横向扩散问题，有利于提高器件的性能和可靠性。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种自对准金属硅化物的形成方法。
背景技术
随着半导体器件的特征尺寸(CD，Critical Dimension)的不断减小，如MOS场效应管等半导体器件与上层互连结构之间的接触电阻对器件性能的影响越来越大，现有技术中常用的降低接触电阻的方法是在器件的接触电极上形成自对准金属硅化物(Silicide)。
图1至图3以MOS场效应管为例，示出了现有技术的一种自对准金属硅化物的形成方法。
参考图1，提供半导体衬底10，其上形成有MOS场效应管，所述MOS场效应管包括栅堆叠结构11和位于所述栅堆叠结构11两侧的半导体衬底10中的源区12和漏区13，其中，所述栅堆叠结构11主要包括栅介质层11a和栅电极11b，以及位于所述栅介质层11a和栅电极11b侧壁的侧墙11c，所述栅介质层11a一般为氧化硅，所述栅电极11b一般为多晶硅，所述侧墙11c一般为氧化硅或氮化硅或二者的叠层结构。之后，形成金属层14，覆盖所述半导体衬底10的表面以及所述栅堆叠结构11。为了降低形成自对准金属硅化物的温度，所述金属层14的材料一般选择镍或镍铂合金。
参考图2，对所述半导体衬底10进行热处理，如退火等，使得所述金属层14和硅材料的源区12和漏区13的表面、以及多晶硅材料的栅电极11b的表面发生反应，产生电阻率较低的自对准金属硅化物14a，而侧墙11c为介质材料，不与所述金属层14发生反应。
参考图3，将未发生反应的金属层14去除，完成自对准金属硅化物的形成过程。
仍然参考图2和图3，在自对准金属硅化物14a的形成过程中，侧墙11c上的金属层14中的金属元素会发生横向的扩散，使得形成在源区12和漏区13上的自对准金属硅化物14a扩散至所述侧墙11c下方的区域15中，甚至扩散至栅介质层11a下方的半导体衬底10中，即MOS场效应管的沟道区域中，导致栅电极漏电流增大，器件可靠性下降，甚至可能导致源区12和漏区13之间短路，严重影响器件的性能。对于形成在绝缘体上硅(SOI)的MOS场效应管而言，由于器件使用的硅材料本身就非常有限，因此横向扩散对器件性能的影响更加严重。
发明内容
本发明解决的问题是现有技术中自对准金属硅化物形成过程中发生横向扩散，影响器件性能。
为解决上述问题，本发明提供了一种自对准金属硅化物的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有栅堆叠结构，所述栅堆叠结构两侧的半导体衬底中形成有源区和漏区；
在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙；
形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；
对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；
去除所述牺牲侧墙和未反应的金属层。
可选的，所述半导体衬底为硅衬底、硅锗衬底、III-V族元素化合物衬底或绝缘体上硅结构。
可选的，所述金属层的材料选自钛(Ti)、钴(Co)、镍(Ni)、镍铂合金(Ni-Pt)、镍钴合金(Ni-Co)或镍铂钴合金(Ni-Co-Pt)其中之一。
可选的，所述牺牲侧墙的材料选自锗(Ge)、锡(Sn)或硅化锗(Si1-xGex)。
可选的，使用湿法刻蚀去除所述牺牲侧墙。
可选的，使用湿法刻蚀去除所述未反应的金属层。
可选的，所述湿法刻蚀中使用的反应溶液包括H2O2，HCl，H2SO4，NH4OH中的一种或其中任意几种的混合物。
可选的，所述在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙包括：
形成牺牲层，覆盖所述半导体衬底的表面以及所述栅堆叠结构的表面和侧壁；
对所述牺牲层进行回刻，去除所述半导体衬底表面和栅堆叠结构表面的牺牲层，在所述栅堆叠结构的侧壁形成牺牲侧墙。
可选的，所述栅堆叠结构包括前栅工艺中的栅介质层、位于所述栅介质层上的栅电极以及位于所述栅介质层和栅电极侧壁的介质侧墙，所述牺牲侧墙形成于所述介质侧墙的外侧侧壁上。
可选的，所述栅堆叠结构包括前栅工艺中的栅介质层和位于所述栅介质层上的栅电极，所述牺牲侧墙形成于所述栅介质层和栅电极的侧壁，在去除所述牺牲侧墙之后，还包括：
在所述栅介质层和栅电极的侧壁形成介质侧墙。
可选的，所述栅堆叠结构包括后栅工艺中的伪栅电极和位于所述伪栅电极侧壁的介质侧墙，所述牺牲侧墙形成于所述介质侧墙的外侧侧壁上。
可选的，所述栅堆叠结构包括后栅工艺中的伪栅电极，所述牺牲侧墙形成于所述伪栅电极的侧壁，在去除所述牺牲侧墙之后，还包括：
在所述伪栅电极的侧壁形成介质侧墙。
可选的，经过所述热处理之后，所述牺牲侧墙上方的金属层全部或部分与所述牺牲侧墙发生反应。
与现有技术相比，本发明的技术方案有如下优点：
本技术方案首先在栅堆叠结构的侧壁形成牺牲侧墙；之后形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；之后对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；最后去除所述牺牲侧墙和未反应的金属层。在所述热处理过程中，牺牲侧墙上方的金属层与所述牺牲侧墙发生反应，有利于减弱或避免金属元素的横向扩散，提高器件性能和可靠性。
进一步的，本技术方案既能够适用于前栅工艺，也能够适用于后栅工艺，工业可用性强。
此外，在实际生产应用中，可以控制所述牺牲侧墙的厚度，使得在热处理过程中牺牲侧墙上方的金属层全部或部分与所述牺牲侧墙发生反应，即全部或部分被消耗掉，以实现自对准金属硅化物发生适当的横向扩散，降低源漏寄生串联电阻。
附图说明
图1至图3是现有技术的一种自对准金属硅化物的形成方法的中间结构的剖面图；
图4是本发明自对准金属硅化物的形成方法的具体实施方式的流程示意图；
图5至图10是本发明自对准金属硅化物的形成方法的第一实施例的中间结构的剖面图；
图11至图16是本发明自对准金属硅化物的形成方法的第二实施例的中间结构的剖面图；
图17至图24是本发明自对准金属硅化物的形成方法的第三实施例的中间结构的剖面图。
具体实施方式
现有技术中自对准金属硅化物在形成过程中会发生横向扩散，进入侧墙下方甚至沟道区域中，影响器件的可靠性和性能。
本技术方案首先在栅堆叠结构的侧壁形成牺牲侧墙；之后形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；之后对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；最后去除所述牺牲侧墙和未反应的金属层。在所述热处理过程中，牺牲侧墙上方的金属层与所述牺牲侧墙发生反应，有利于减弱或避免金属元素的横向扩散，提高器件性能和可靠性。
进一步的，本技术方案既能够适用于前栅工艺，也能够适用于后栅工艺，工业可用性强。
此外，在实际生产应用中，可以控制所述牺牲侧墙的厚度，使得在热处理过程中牺牲侧墙上方的金属层全部或部分与所述牺牲侧墙发生反应，即全部或部分被消耗掉，以实现自对准金属硅化物发生适当的横向扩散，降低源漏寄生串联电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图4示出了本发明的自对准金属硅化物的形成方法的具体实施方式的流程示意图，包括：
步骤S21，提供半导体衬底，所述半导体衬底上形成有栅堆叠结构，所述栅堆叠结构两侧的半导体衬底中形成有源区和漏区；
步骤S22，在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙；
步骤S23，形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；
步骤S24，对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；
步骤S25，去除所述牺牲侧墙和未反应的金属层。第一实施例
图5至图10示出了本发明自对准金属硅化物的形成方法的第一实施例的中间结构的剖面图，第一实施例为MOS场效应管的前栅工艺的形成方法，当然，本实施例的技术方案也适用于肖特基势垒源/漏MOS场效应管(Schottkybarrier S/D MOSFET)、金属源/漏MOS场效应管(metallic S/D MOSFET)等其他半导体器件上的自对准金属硅化物的形成过程。下面结合图4和图5至图10对第一实施例进行详细说明。
结合图4和图5，执行步骤S21，提供半导体衬底，所述半导体衬底上形成有栅堆叠结构，所述栅堆叠结构两侧的半导体衬底中形成有源区和漏区。具体的，如图5所示，提供半导体衬底20，所述半导体衬底20可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底，本实施例中，所述半导体衬底20优选为硅衬底。
所述半导体衬底20上形成有栅堆叠结构21，所述栅堆叠结构21两侧的半导体衬底20中形成有源区22和漏区23。本实施例中，所述栅堆叠结构21包括栅介质层21a和形成于栅介质层21a之上的栅电极21b，以及位于所述栅介质层21a和栅电极21b侧壁的介质侧墙21c。所述栅介质层21a的材料可以是氧化硅，所述栅电极21b的材料可以是多晶硅，所述介质侧墙21c的材料可以是氧化硅或氮化硅或二者的叠层结构。
结合图4、图6和图7，执行步骤S22，在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙。
具体的，首先参考图6，形成牺牲层24，覆盖所述半导体衬底20的表面以及所述栅堆叠结构21的表面和侧壁。所述牺牲层24的材料可以是锗、锡或硅化锗(Si1-xGex)等，或是其他在加热时能够与自对准金属硅化物中使用的金属材料反应的材料，其形成方法可以是化学气相沉积(CVD)、物理气相沉积(CVD)等。
参考图7，对所述牺牲层进行回刻(etch back)，去除所述半导体衬底20表面和栅堆叠结构21表面的牺牲层，在所述栅堆叠结构21的侧壁形成牺牲侧墙24a，具体的，所述牺牲侧墙24a位于所述介质侧墙21c的外围侧壁上。
结合图4和图8，执行步骤S23，形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面。具体的，形成金属层25，覆盖所述半导体衬底20、栅堆叠结构21和牺牲侧墙24a的表面。所述金属层25的材料可以是钛、钴、镍、镍铂合金、镍钴合金或镍钴铂合金其中之一，其形成方法可以是物理气相沉积。
结合图4和图9，执行步骤S24，对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应。具体的，对所述半导体衬底20进行热处理，如退火等，使所述金属层25与所述源区22、漏区23以及牺牲侧墙24a中的材料发生反应，在所述源区22、漏区23和栅电极21b的表面形成自对准金属硅化物25a。
在所述热处理过程中，所述牺牲侧墙24a上方的金属层25和所述牺牲侧墙24a发生反应被消耗，能够有效减缓或避免金属元素的横向扩散。在具体实施例中，可以通过增大所述牺牲侧墙24a的厚度以使得所述牺牲侧墙24a上方的金属层25全部反应消耗掉，从而基本上避免了金属元素的横向扩散；此外，也可以通过减小所述牺牲侧墙24a的厚度以使得所述牺牲侧墙24a上方的金属层25反应后被部分消耗，使得金属元素发生适度的横向扩散现象，以使所述自对准金属硅化物25a横向扩散延伸至牺牲侧墙24a的下方区域26中，但同时并不延伸至截至侧墙21c的下方，在后续去除所述牺牲侧墙24a之后，有利于增大源区22和漏区23上形成的自对准金属硅化物25a的覆盖面积，减小源漏寄生串联电阻。
结合图4和图10，执行步骤S25，去除所述牺牲侧墙和未反应的金属层。具体的，可以使用湿法刻蚀分别去除所述未反应的金属层和牺牲侧墙，湿法刻蚀中使用的反应溶液可以包括H2O2，HCl，H2SO4，NH4OH中的一种或其中任意几种的混合物。
至此，完成了自对准金属硅化物的形成过程，由于在热处理过程中牺牲侧墙反应消耗了位于其上的金属层，因而有效的减缓或避免了金属元素和金属硅化物的横向扩散至介质侧墙下方，有利于提高器件的可靠性和性能。
第二实施例
图11至图16示出了本发明第二实施例的自对准金属硅化物的形成方法的中间结构的剖面图，第二实施例为MOS场效应管的前栅工艺的形成方法，类似的，本实施例的技术方案也适用于肖特基势垒源/漏MOS场效应管(Schottky barrier S/D MOSFET)、金属源/漏MOS场效应管(metallic S/DMOSFET)等其他半导体器件上的自对准金属硅化物的形成过程。
参考图11，提供半导体衬底30，所述半导体衬底30上形成有栅堆叠结构31，栅堆叠结构31两侧的半导体衬底30中形成有源区32和漏区33。本实施例中所述栅堆叠结构31包括栅介质层31a和位于其上的栅电极31b，本实施例的栅堆叠结构31的侧壁上并没有形成介质侧墙。所述半导体衬底30、栅介质层31a和栅电极31b的材料请参考第一实施例，这里就不再赘述。
参考图12，在所述半导体衬底30上、栅堆叠结构31的侧壁形成牺牲侧墙34，所述牺牲侧墙34的材料可以在加热时与自对准金属硅化物中所用的金属材料反应，具体可以为锗、锡或硅化锗(Si1-xGex)。
参考图13，形成金属层35，覆盖所述半导体衬底30、栅堆叠结构31和牺牲侧墙34的表面。所述金属层35的材料可以是钛、钴、镍、镍钴合金、镍铂合金或镍钴铂合金等。
参考图14，对所述半导体衬底30进行热处理，使得所述金属层35与所述源区32、漏区33、栅电极31b和牺牲侧墙34发生反应，在所述源区32、漏区33和栅电极31b的表面形成自对准金属硅化物35a。由于所述牺牲侧墙34可以和位于其上的金属层35发生反应，因而可以减缓或避免自对准金属硅化物的横向扩散。与第一实施例类似的，可以通过控制牺牲侧墙34的厚度，以使得牺牲侧墙34上方的金属层35全部或部分与所述牺牲侧墙34发生反应，从而调节自对准金属硅化物适当的横向扩散，减小源漏寄生串联电阻。
参考图15，去除所述牺牲侧墙和未反应的金属层。去除方法可以是湿法刻蚀，具体请参见第一实施例。
参考图16，在去除所述牺牲侧墙和未反应的金属层之后，在所述栅堆叠结构31的侧壁上形成介质侧墙36。
第三实施例
图17至图24示出了本发明第三实施例的自对准金属硅化物的形成方法的中间结构的剖面图，第三实施例为MOS场效应管的后栅工艺的形成方法，类似的，本实施例的技术方案也适用于肖特基势垒源/漏MOS场效应管(Schottky barrier S/D MOSFET)、金属源/漏MOS场效应管(metallic S/DMOSFET)等其他半导体器件上的自对准金属硅化物的形成过程。
参考图17，提供半导体衬底40，所述半导体衬底40上形成有栅堆叠结构41，栅堆叠结构41两侧的半导体衬底40中形成有源区42和漏区43。本实施例中，所述栅堆叠结构41包括伪栅电极41a和位于所述伪栅电极41a侧壁的介质侧墙41b。所述伪栅电极41a的材料一般为多晶硅，所述介质侧墙41b的材料一般为氧化硅或氮化硅或二者的叠层结构。为了防止在所述伪栅电极41a上也形成自对准金属硅化物，影响后续伪栅电极41a的去除过程，本实施例的伪栅电极41a的表面上还形成有帽层41c，所述帽层41c的材料为介质材料，如氮化硅等。
参考图18，在所述半导体衬底40上、栅堆叠结构41的侧壁形成牺牲侧墙44，所述牺牲侧墙44的材料可以在加热时与自对准金属硅化物中所用的金属材料反应，具体可以为锗、锡或硅化锗(Si1-xGex)。
参考图19，形成金属层45，覆盖所述半导体衬底40、栅堆叠结构41和牺牲侧墙44的表面。所述金属层45的材料可以是钛、钴、镍、镍钴合金、镍铂合金或镍钴铂合金等。
参考图20，对所述半导体衬底40进行热处理，使得所述金属层45与所述源区42、漏区43和牺牲侧墙44发生反应，在所述源区42和漏区43的表面形成自对准金属硅化物45a，由于所述帽层41c并不与金属层45反应，因而伪栅电极41a上并不会形成自对准金属硅化物。由于所述牺牲侧墙44可以和位于其上的金属层45发生反应，因而可以减缓或避免自对准金属硅化物的横向扩散。与第一实施例和第二实施例类似的，可以通过控制牺牲侧墙44的厚度，以使得牺牲侧墙44上方的金属层45全部或部分与所述牺牲侧墙44发生反应，从而调节自对准金属硅化物适当的横向扩散，减小源漏寄生串联电阻。
参考图21，去除所述牺牲侧墙和未反应的金属层。去除方法可以是湿法刻蚀，具体请参见第一实施例。
参考图22，在所述介质侧墙41b侧壁的半导体衬底40上形成介质层46，所述介质层46的材料可以是氧化硅、掺杂的硅玻璃等，其形成方法可以是化学气相沉积。
参考图23，去除所述伪栅电极和伪栅电极上方的帽层，从而在所述介质层46中形成开口，去除的方法可以是湿法刻蚀或干法刻蚀。
参考图24，在所述开口中填充形成栅介质层47和栅电极48，在后栅工艺中，栅介质层47的材料一般为高介电常数(高k)材料，如HfO2，La2O3等，栅电极48的材料一般为金属材料，如Ti，Ni，Al，W等。
至此，完成了后栅工艺中MOS场效应管和自对准金属硅化物的形成过程，当然，在其他具体实施例中，也可以先不形成介质侧墙，而在所述伪栅电极的侧壁上直接形成牺牲侧墙，在后续形成自对准金属硅化物并去除所述牺牲侧墙之后，再在所述伪栅电极的侧壁上形成介质侧墙。
综上，本技术方案首先在栅堆叠结构的侧壁形成牺牲侧墙；之后形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；之后对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；最后去除所述牺牲侧墙和未反应的金属层。在所述热处理过程中，牺牲侧墙上方的金属层与所述牺牲侧墙发生反应，有利于减弱或避免金属元素的横向扩散，提高器件性能和可靠性。
进一步的，本技术方案既能够适用于前栅工艺，也能够适用于后栅工艺，工业可用性强。
此外，在实际生产应用中，可以控制所述牺牲侧墙的厚度，使得在热处理过程中牺牲侧墙上方的金属层全部或部分与所述牺牲侧墙发生反应，即全部或部分被消耗掉，以实现自对准金属硅化物发生适当的横向扩散，降低源漏寄生串联电阻。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种自对准金属硅化物的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有栅堆叠结构，所述栅堆叠结构两侧的半导体衬底中形成有源区和漏区；所述栅堆叠结构包括栅介质层和形成于所述栅介质层之上的栅电极，以及位于所述栅介质层和所述栅电极侧壁的介质侧墙；
在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙，所述牺牲侧墙位于所述介质侧墙的外围侧壁上；
形成金属层，覆盖所述半导体衬底、栅堆叠结构和牺牲侧墙的表面；
对所述半导体衬底进行热处理，使所述金属层与所述源区、漏区的半导体衬底以及牺牲侧墙之间发生反应；
去除所述牺牲侧墙和未反应的金属层。
2.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述半导体衬底为硅衬底、硅锗衬底、Ⅲ-Ⅴ族元素化合物衬底或绝缘体上硅结构。
3.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述金属层的材料选自钛、钴、镍、镍铂合金、镍钴合金或镍铂钴合金其中之一。
4.根据权利要求3所述的自对准金属硅化物的形成方法，其特征在于，所述牺牲侧墙的材料选自锗、锡或硅化锗。
5.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，使用湿法刻蚀去除所述牺牲侧墙。
6.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，使用湿法刻蚀去除所述未反应的金属层。
7.根据权利要求5或6所述的自对准金属硅化物的形成方法，其特征在于，所述湿法刻蚀中使用的反应溶液包括H2O2，HCl，H2SO4，NH4OH中的一种或其中任意几种的混合物。
8.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述在所述半导体衬底上、所述栅堆叠结构的侧壁形成牺牲侧墙包括：
形成牺牲层，覆盖所述半导体衬底的表面以及所述栅堆叠结构的表面和侧壁；
对所述牺牲层进行回刻，去除所述半导体衬底表面和栅堆叠结构表面的牺牲层，在所述栅堆叠结构的侧壁形成牺牲侧墙。
9.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述栅堆叠结构包括前栅工艺中的栅介质层、位于所述栅介质层上的栅电极以及位于所述栅介质层和栅电极侧壁的介质侧墙，所述牺牲侧墙形成于所述介质侧墙的外侧侧壁上。
10.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述栅堆叠结构包括前栅工艺中的栅介质层和位于所述栅介质层上的栅电极，所述牺牲侧墙形成于所述栅介质层和栅电极的侧壁，在去除所述牺牲侧墙之后，还包括：
在所述栅介质层和栅电极的侧壁形成介质侧墙。
11.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述栅堆叠结构包括后栅工艺中的伪栅电极和位于所述伪栅电极侧壁的介质侧墙，所述牺牲侧墙形成于所述介质侧墙的外侧侧壁上。
12.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，所述栅堆叠结构包括后栅工艺中的伪栅电极，所述牺牲侧墙形成于所述伪栅电极的侧壁，在去除所述牺牲侧墙之后，还包括：
在所述伪栅电极的侧壁形成介质侧墙。
13.根据权利要求1所述的自对准金属硅化物的形成方法，其特征在于，经过所述热处理之后，所述牺牲侧墙上方的金属层全部或部分与所述牺牲侧墙发生反应。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010599252.2A CN102569048B (zh) | 2010-12-21 | 2010-12-21 | 自对准金属硅化物的形成方法 |
| US13/063,922 US8536053B2 (en) | 2010-12-21 | 2011-01-27 | Method for restricting lateral encroachment of metal silicide into channel region |
| PCT/CN2011/070698 WO2012083600A1 (zh) | 2010-12-21 | 2011-01-27 | 控制金属硅化物横向侵入沟道区的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010599252.2A CN102569048B (zh) | 2010-12-21 | 2010-12-21 | 自对准金属硅化物的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569048A CN102569048A (zh) | 2012-07-11 |
| CN102569048B true CN102569048B (zh) | 2014-10-29 |
Family
ID=46313078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010599252.2A Active CN102569048B (zh) | 2010-12-21 | 2010-12-21 | 自对准金属硅化物的形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102569048B (zh) |
| WO (1) | WO2012083600A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110783461B (zh) * | 2019-09-18 | 2023-08-25 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
| CN111952183A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 具有环栅结构的场效应晶体管的制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101263594A (zh) * | 2005-09-15 | 2008-09-10 | Nxp股份有限公司 | 制造具有不同金属栅极的半导体器件的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277172A (ja) * | 2004-03-25 | 2005-10-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20050266664A1 (en) * | 2004-05-28 | 2005-12-01 | Harrison Michael G | Method for forming a fully silicided semiconductor device |
| KR20070046351A (ko) * | 2005-10-31 | 2007-05-03 | 삼성전자주식회사 | 불휘발성 메모리 장치의 형성 방법 |
| US8264048B2 (en) * | 2008-02-15 | 2012-09-11 | Intel Corporation | Multi-gate device having a T-shaped gate structure |
-
2010
- 2010-12-21 CN CN201010599252.2A patent/CN102569048B/zh active Active
-
2011
- 2011-01-27 WO PCT/CN2011/070698 patent/WO2012083600A1/zh active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101263594A (zh) * | 2005-09-15 | 2008-09-10 | Nxp股份有限公司 | 制造具有不同金属栅极的半导体器件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2012083600A1 (zh) | 2012-06-28 |
| CN102569048A (zh) | 2012-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |