CN102543951B - 堆叠并可调谐的电源熔丝 - Google Patents
堆叠并可调谐的电源熔丝 Download PDFInfo
- Publication number
- CN102543951B CN102543951B CN201110329752.9A CN201110329752A CN102543951B CN 102543951 B CN102543951 B CN 102543951B CN 201110329752 A CN201110329752 A CN 201110329752A CN 102543951 B CN102543951 B CN 102543951B
- Authority
- CN
- China
- Prior art keywords
- resistor
- fuse
- transistor
- semiconductor device
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 55
- 239000002184 metal Substances 0.000 claims description 55
- 238000002955 isolation Methods 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种半导体器件，该半导体器件包括基板，源极，漏极，和栅极，和堆叠在晶体管上的熔丝。熔丝包括与晶体管的漏极连接的阳极触点，阴极触点，和通过第一肖特基二极管和第二肖特基二极管分别与阴极触点和阳极触点连接的电阻器。也提供了一种制造这种半导体器件的方法。
Description
技术领域
本发明涉及一种半导体器件，更具体的，涉及在基板上堆叠并可调谐的电源熔丝。
背景技术
在半导体集成电路(ICs)的设计中，开发了电熔丝以防止器件在遇到比正常工作时的器件容量大的电压时不损坏。如果电压超过了预定限度，电熔丝将会熔断或中断过大的电流或电压从而不损坏器件。
现有的电熔丝以低效的方式将晶体管元件和熔丝元件组合在一起，因此面积效率低。另外，现有电熔丝的熔丝熔断电压是固定的而且不能变化或调谐以具有多个熔丝熔断电压。
因此，需要制造电熔丝的方法和通过这种方法制造的器件。
发明内容
针对现有技术的缺陷，本发明提供了一种半导体器件，包括：晶体管，所述晶体管包括基板、源极、漏极、和栅极；以及堆叠在所述晶体管上的熔丝，所述熔丝包括：与所述晶体管的所述漏极连接的阳极触点；阴极触点；以及电阻器，所述电阻器通过第一肖特基二极管和第二肖特基二极管分别与所述阴极触点和所述阳极触点连接。
根据本发明所述的半导体器件，其中所述熔丝的所述阳极触点、所述阴极触点、和所述电阻器设置在所述晶体管的所述栅极和所述漏极的上方和之间。
根据本发明所述的半导体器件，其中所述晶体管包括设置在所述栅极和所述漏极之间的隔离结构，所述隔离结构和所述漏极在所述基板中的n-阱中，而且所述基板被p-型掺杂剂掺杂。
根据本发明所述的半导体器件，其中所述电阻器包括多个线圈。
根据本发明所述的半导体器件，其中所述第一肖特基二极管嵌入在所述电阻器和所述阴极触点之间，而且所述第二肖特基二极管嵌入在所述电阻器和所述阳极触点之间。
根据本发明所述的半导体器件，其中所述熔丝设定成在约5V至约700V之间的电压下熔断。
根据本发明所述的半导体器件，还包括在所述晶体管的所述栅极和所述熔丝的所述电阻器之间的介电层。
根据本发明所述的一种半导体器件，包括：多个晶体管，每个晶体管包括基板、源极、漏极、和栅极；以及多个熔丝，每个熔丝堆叠在所述多个晶体管中各自的晶体管上，每个熔丝包括：与所述各自的晶体管的所述漏极连接的阳极金属触点；阴极金属触点；以及电阻器，所述电阻器通过第一肖特基二极管和第二肖特基二极管分别与所述阴极金属触点和所述阳极金属触点连接，其中所述多个熔丝的所述电阻器互相之间具有不同的长度。
根据本发明所述的半导体器件，其中每个熔丝的所述阳极金属触点、所述阴极金属触点、和所述电阻器设置在每个各自的晶体管的所述栅极和所述漏极上方和之间。
根据本发明所述的半导体器件，其中每个晶体管包括设置在所述栅极和所述漏极之间的隔离结构，所述隔离结构和所述漏极在所述基板中的n-阱中，而且所述基板掺杂p-型掺杂剂。
根据本发明所述的半导体器件，其中每个电阻器包括多个线圈。
根据本发明所述的半导体器件，其中所述第一肖特基二极管嵌入在所述电阻器和所述阴极金属触点之间，而且所述第二肖特基二极管嵌入在所述电阻器和所述阳极金属触点之间。
根据本发明所述的半导体器件，其中每个熔丝设定在约5V至约700V之间的电压下熔断。
根据本发明所述的一种制造半导体器件的方法，所述方法包括：提供晶体管，所述晶体管包括基板、源极、漏极、和栅极；和在所述晶体管上方堆叠熔丝，所述熔丝包括：与所述晶体管的所述漏极连接的阳极金属触点；阴极金属触点；以及电阻器，所述电阻器通过第一肖特基二极管和第二肖特基二极管分别与所述阴极金属触点和所述阳极金属触点连接。
根据本发明所述的方法，其中在所述晶体管上方堆叠所述熔丝包括在所述晶体管的所述栅极和所述漏极上方和之间堆叠所述熔丝的所述阳极金属触点、所述阴极金属触点、和所述电阻器，而且其中所述第一肖特基二极管嵌入在所述电阻器和所述阴极金属触点之间，而且所述第二肖特基二极管嵌入在所述电阻器和所述阳极金属触点之间。
根据本发明所述的方法，其中提供所述晶体管包括提供在所述栅极和所述漏极之间的隔离结构，所述隔离结构和所述漏极在所述基板中的n-阱中，而且所述基板掺杂p-型掺杂剂。
根据本发明所述的方法，还包括提供所述电阻器选定的长度以提供用于熔断所述熔丝的调谐电压。
根据本发明所述的方法，其中所述调谐电压在约5V和约700V之间。
根据本发明所述的方法，还包括提供多个晶体管和在所述多个晶体管上堆叠多个熔丝。
根据本发明所述的方法，其中所述多个熔丝的电阻器互相之间具有不同的长度，而且所述多个熔丝的每个熔丝设定在不同的电压下熔断。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面，示出制造具有改进的占用面积(印迹)和调谐的熔丝熔断电压能力的半导体器件的方法。
图2A是根据本发明的各个方面，示出电熔丝半导体器件的示例性电路图。
图2B是根据本发明的各个方面，示出电熔丝半导体器件的实施例的横截面视图。
图3是根据本发明的各个方面，示出包括多个熔丝熔断电压性能的半导体器件的实施例的方块图
具体实施方式
据了解为了实施本发明的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。
参考附图，图1根据本发明的各个方面，示出制造具有改进的器件封装和调谐的熔丝熔断电压能力的半导体器件的方法。图2A是根据本发明的各个方面，示出电子熔丝半导体器件200的示例性电路图，以及图2B是根据本发明的各个方面，示出电子熔丝半导体器件200的实施例的横截面视图。图3是根据本发明的各个方面，示出包括多重熔丝熔断电压能力的半导体器件300的实施例的方框图。
应该注意到，可以用CMOS、NMOS和/或PMOS工艺流程制造半导体器件200和300的一部分。因此，应该理解，可以在图1的方法100之前、中间、和之后提供额外的工艺，并且一些其他的工艺可以在本文中只简单地描述。
参考图1，方法100开始于方框102，其中提供了晶体管。在实施例中，晶体管包括基板、源极、漏极和栅极。方法100继续到方框104，其中熔丝被堆叠在晶体管上或上方。在实施例中，熔丝包括与晶体管的漏极连接的阳极金属触点，阴极金属触点，和通过第一肖特基二极管和第二肖特基二极管分别与阴极金属触点和阳极金属触点连接的电阻器。方法100继续到方框106，其中选择熔丝的电阻器的长度以提供用于熔断熔丝的调谐电压。在一个实例中，用于熔断熔丝的调谐电压可以在约5V和约700V之间。
如上所述，应该理解，可以在图1的方法100之前、中间和之后提供额外的工艺。例如，介电层可以形成在晶体管的栅极和熔丝的电阻器之间，而且其他元件如触点条、金属层、通孔、层间介质和钝化层可以形成在晶体管的有源区域上方或形成在器件的其他区域中。
根据本发明的其他方面，熔丝的阳极金属触点，阴极金属触点，和电阻器可以堆叠在晶体管的栅极和漏极上方和之间。另外，第一肖特基二极管可以嵌入电阻器和阴极金属触点之间，而且第二肖特基二极管可以嵌入电阻器和阳极金属触点之间。
根据本发明的其他方面，可以在晶体管的栅极和漏极之间提供隔离结构，其中隔离结构和漏极在基板内的n-阱中，并且基板被p-型掺杂剂掺杂。
根据本发明的又一其他方面，可以提供多个晶体管并且多个熔丝可以堆叠在多个晶体管上。在一个实施例中，多个熔丝的电阻器可以具有不同的长度，而且多个熔丝的每一个被设置成在不同的电压下熔断，从而在一个实例中提供多重电源管理IC。
现参考图2A，示例性电路图根据本发明的各个方面示出了半导体器件200。器件200具有电熔丝的功能，包括与晶体管250可操作性地连接的熔丝210。熔丝210包括与电阻器214的第一端连接的第一肖特基二极管212，和与电阻器214的第二端连接的第二肖特基二极管216。电阻器214可以形成为具有调谐电阻以提供选定的熔丝熔断电压，在一个实例中熔丝熔断电压在约5V和约700V之间。在一个实例中，第一肖特基二极管212可以嵌入电阻器214和阴极触点之间，而且在一个实例中第二肖特基二极管216可以嵌入电阻器214和阳极触点之间。
现参考图2B，是根据本发明的各个方面示出电熔丝半导体器件200的实施例的横截面视图。半导体器件200包括堆叠在晶体管250上或上方并且与晶体管250可操作性地连接的熔丝210。在一个实施例中，晶体管250被制造成高电压晶体管，但是在另一个实施例中，可以用CMOS，NMOS，和/或PMOS工艺流程制造晶体管250。
熔丝210包括在电阻器214的第一端通过通孔213与电阻器214可操作性连接的阴极触点211，和在电阻器214的第二端通过通孔215与电阻器214可操作性连接的阳极触点217。在一个实例中，阴极触点211和阳极触点217可以由各种金属组成，例如但是不限于铜、铝或其合金。通孔213和215可以是由各种金属组成的金属填充通孔，例如但是不限于铜，铝，或其合金。在一个实例中电阻器214可以由多晶硅组成，而且可以形成为具有特定的电阻或特定的长度从而导致可调谐的电压降以及从而调谐熔丝210的熔丝熔断电压。在一个实施例中，电阻器214可以包括多个线圈，正如以下将要关于图3进行非常详细的描述的。
在一个实施例中，通过使用低掺杂浓度的掺杂剂掺杂晶体管214的第一端接触区域和第二端接触区域分别使第一肖特基二极管212形成在电阻器214和通孔213或阴极触点211之间，和使第二肖特基二极管216形成在电阻器214和通孔215或阳极触点217之间。在一个实例中，n-型掺杂剂如磷或硼可以以约1E12cm-3和约1E13cm-3之间的浓度被掺杂在电阻器214的第一端接触区域和第二端接触区域。
晶体管250包括基板251、漏极255、栅极254和源极257。阳极触点217通过通孔219与漏极255可操作性地连接，在一个实例中通孔是由各种金属(例如但不限于铜、铝或其合金)组成的金属填充通孔。
在一个实施例中，基板251是半导体基板并且可以由硅组成，或可选地可以由硅锗、砷化镓或其他合适的半导体材料组成。基板可以还包括掺杂的有源区域和其它部件如埋氧层，和/或外延层。另外，基板可以是绝缘体上半导体如绝缘体上硅(SOI)。在其他实施例中，半导体基板可以包括掺杂的外延层，梯度半导体层，和/或可以还包括覆盖其他不同类型的半导体层的半导体层如硅锗层上的硅层。在其他实例中，化合物半导体基板可以包括多层硅基板或硅基板可以包括多层化合物半导体基板。有源区域可以被设置成NMOS器件(如nFET)或PMOS器件(如pFET)。半导体基板可以包括底层、器件、结、和在前面的工艺步骤中或可以在随后的工艺步骤中形成的其它部件(未示出)。
在一个实施例中，用p-型掺杂剂掺杂基板251，而且n-阱253形成在基板251中。在一个实施例中，可以通过使用各种n-型掺杂剂如磷以约1E12cm-2和约1E13cm-2之间的浓度掺杂基板251形成N-阱253。在一实例中，N-阱253允许横跨n-阱的电压降高达约400V或更多。在又一其他实例中，可以设置器件200在约5V和约700V之间的电压熔断。
在一个实施例中，漏极255和源极257可以通过以约5keV和约50keV之间的掺杂能量掺杂n-型掺杂剂如磷、砷、或锑而形成。在一个实例中，漏极255在n-阱253中。有源区域可以形成在基板251中，位于漏极255和源极257之间。隔离结构252如浅沟槽隔离(STI)结构或半导体的局部氧化(LOCOS)结构形成在漏极255和源极257之间和n-阱253上。在一个实例中隔离结构252可以由氧化物组成。栅极254形成在隔离结构252和源极257之间，位于基板251的有源区域上。栅极254可以形成在栅极绝缘层256上。在一个实例中，栅极254可以由多晶硅组成和栅极绝缘层256可以由热氧化物组成。在一个实例中，栅极254和栅极绝缘层256都可以通过传统的沉积、光刻图案化、和蚀刻技术形成和限定。在一个实例中，隔离结构252也形成在漏极255和栅极254之间。
介电层被设置在漏极255、隔离结构252、栅极254和源极257上。在一个实例中，介电层被设置在晶体管250的栅极254和熔丝210的电阻器214之间。介电层可以由各种电介质如各种氧化物组成，并且可以通过各种传统的沉积和/或生长技术和工艺如高纵横比工艺(HARP)和/或高密度等离子体(HDP)CVD工艺形成。
如图2B中所示，在一个实施例中，熔丝210的阳极触点217，阴极触点211，和电阻器214被设置在晶体管250的栅极254和漏极255上和之间。
现参考图3，根据本发明的各个方面，方块图示出半导体器件300的实施例，半导体器件300包括多个电熔丝(如器件200)，每个电熔丝具有不同长度的熔丝电阻器以提供多重熔丝熔断电压能力。
器件300具有多重电源管理器件功能，器件300包括第一电熔丝300a，第二电熔丝300b，第三电熔丝300c，和第四电熔丝300d。电熔丝300a，300b，300c，和300d中的每一个都与以上关于图2A和2B所示和所描述的电熔丝器件200基本相似，并且相似的元件可以被相似的标号，尽管本文中可能不包括重复的描述以避免冗长的说明，即使在这个实施例中是完全适用的。电熔丝300a，300b，300c，和300d中的每一个都包括晶体管元件(未示出)和熔丝元件。电熔丝300a，300b，300c，和300d中的每一个都包括各自的熔丝电阻器314a，314b，314c和314d。类似于图2A和2B的电熔丝器件200，熔丝电阻器通过肖特基二极管触点和通孔与阴极触点和阳极触点电连接。
电熔丝300a，300b，300c和300d被示出分别与不同的器件400a，400b，400c和400d电连接，其可以分别运行到高达12V，40V，120V，和450V。设定电熔丝300a，300b，300c和300d分别在12V，40V，120V，和450V下熔断，使得器件400a，400b，400c和400d在遇到比器件容量允许的电压更高的电压时不会损坏。熔丝电阻器314a，314b，314c和314d的每一个都包括熔丝电阻器线圈(顶视图所示)，以及电阻器314b，314c和314d的每一个都包括多个线圈(顶视图所示)用于增加各自电阻器的长度从而调谐每个电熔丝的熔断电压。在一个实施例中，熔丝电阻器的更多数量的线圈和更大的长度增加电熔丝的熔丝熔断电压电平。因此，多个电熔丝300a，300b，300c和300d的熔丝电阻器互相之间具有不同的长度，并且多个电熔丝中的每一个电熔丝都被设定成在不同电压下熔断。
尽管图3中示出了12V，40V，120V，和450V，这些电压电平仅仅是说明性的并且不限定本发明。在其它实施例中，器件300可以包括具有相同熔丝熔断电压的电熔丝，也可以包括具有不同熔丝熔断电压的电熔丝。
有利地是，根据本发明，在晶体管元件上堆叠熔丝元件降低了电熔丝的占有面积(印迹)，从而增加了面积效率和节约了硅面积。另外，本发明的电熔丝以可调谐的熔丝电阻器长度为基础提供了可调谐的熔丝熔断电压，因此提供了多重电源管理器件。
如上所述，应该理解，在介电层514的形成之前、中间、之后可以提供额外的工艺。例如，在介电层形成之后，可以在有源区域上方形成触点条、金属层、通孔、层间介质、和钝化层。也可以随后实施额外的工艺如化学机械抛光和晶圆验收测试工艺。还应该注意到，以上关于具体的p-型掺杂剂或n-型掺杂剂所述处可以使用互补型的掺杂剂(即在以上的描述中交换p-型掺杂剂和n-型掺杂剂)。
本发明提供了许多不同的实施例。本发明的宽泛形式之一包括半导体器件。半导体器件包括晶体管，其中晶体管包括基板、源极、漏极、和栅极、和堆叠在晶体管上的熔丝。熔丝包括与晶体管的漏极电连接的阳极触点、阴极触点、和通过第一肖特基二极管和第二肖特基二极管分别与阴极触点和阳极触点连接的电阻器。
本发明的另一个宽泛形式包括具有多个晶体管的半导体器件，每个晶体管包括基板、源极、漏极、和栅极。器件还包括多个熔丝，每个熔丝都堆叠在多个晶体管中的各自晶体管上。每个熔丝都包括与各自晶体管的漏极连接的阳极金属触点、阴极金属触点、和通过第一肖特基二极管和第二肖特基二极管分别与阴极金属触点和阳极金属触点连接的电阻器。多个熔丝的电阻器互相之间具有不同的长度。
本发明的另一个宽泛形式包括制造半导体器件的方法。方法包括提供晶体管，其中晶体管包括基板、源极、漏极、和栅极、和堆叠在晶体管上的熔丝。熔丝都包括与晶体管的漏极连接的阳极金属触点、阴极金属触点、和通过第一肖特基二极管和第二肖特基二极管分别与阴极金属触点和阳极金属触点连接的电阻器。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (17)
1.一种半导体器件，包括：
晶体管，所述晶体管包括基板、源极、漏极、和栅极；以及
堆叠在所述晶体管上的熔丝，所述熔丝包括：
与所述晶体管的所述漏极连接的阳极触点；
阴极触点；以及
电阻器，所述电阻器通过第一肖特基二极管和第二肖特基二极管分别与所述阴极触点和所述阳极触点连接，所述电阻器具有多个阻值不同的调谐电阻，以提供选定的熔丝熔断电压，以及
其中，所述熔丝配置为在40V和700V之间的电压下熔断。
2.根据权利要求1所述的半导体器件，其中所述熔丝的所述阳极触点、所述阴极触点、和所述电阻器设置在所述晶体管的所述栅极和所述漏极的上方和之间。
3.根据权利要求1所述的半导体器件，其中所述晶体管包括设置在所述栅极和所述漏极之间的隔离结构，所述隔离结构和所述漏极在所述基板中的n-阱中，而且所述基板被p-型掺杂剂掺杂。
4.根据权利要求1所述的半导体器件，其中所述电阻器包括多个线圈。
5.根据权利要求1所述的半导体器件，其中所述第一肖特基二极管嵌入在所述电阻器和所述阴极触点之间，而且所述第二肖特基二极管嵌入在所述电阻器和所述阳极触点之间。
6.根据权利要求1所述的半导体器件，还包括在所述晶体管的所述栅极和所述熔丝的所述电阻器之间的介电层。
7.一种半导体器件，包括：
多个晶体管，每个晶体管包括基板、源极、漏极、和栅极；以及
多个熔丝，每个熔丝堆叠在所述多个晶体管中相应的晶体管上，每个熔丝包括：
与所述相应的晶体管的所述漏极连接的阳极金属触点；
阴极金属触点；以及
电阻器，所述电阻器通过第一肖特基二极管和第二肖特基二极管分别与所述阴极金属触点和所述阳极金属触点连接，所述电阻器具有多个阻值不同的调谐电阻，以提供选定的熔丝熔断电压，
其中所述多个熔丝的所述电阻器互相之间具有不同的长度，以及
其中，每个熔丝设定成在40V和700V之间的电压下熔断。
8.根据权利要求7所述的半导体器件，其中每个熔丝的所述阳极金属触点、所述阴极金属触点、和所述电阻器设置在每个相应的晶体管的所述栅极和所述漏极上方和之间。
9.根据权利要求7所述的半导体器件，其中每个晶体管包括设置在所述栅极和所述漏极之间的隔离结构，所述隔离结构和所述漏极在所述基板中的n-阱中，而且所述基板掺杂有p-型掺杂剂。
10.根据权利要求7所述的半导体器件，其中每个电阻器包括多个线圈。
11.根据权利要求7所述的半导体器件，其中所述第一肖特基二极管嵌入在所述电阻器和所述阴极金属触点之间，而且所述第二肖特基二极管嵌入在所述电阻器和所述阳极金属触点之间。
12.一种制造半导体器件的方法，所述方法包括：
提供晶体管，所述晶体管包括基板、源极、漏极、和栅极；和在所述晶体管上方堆叠熔丝，所述熔丝包括：
与所述晶体管的所述漏极连接的阳极金属触点；
阴极金属触点；以及
电阻器，所述电阻器通过第一肖特基二极管和第二肖特基二极管分别与所述阴极金属触点和所述阳极金属触点连接，所述电阻器具有多个阻值不同的调谐电阻，以提供选定的熔丝熔断电压，以及
其中，所述熔断电压介于40V和700V之间。
13.根据权利要求12所述的制造半导体器件的方法，其中在所述晶体管上方堆叠所述熔丝包括在所述晶体管的所述栅极和所述漏极上方和之间堆叠所述熔丝的所述阳极金属触点、所述阴极金属触点、和所述电阻器，而且其中所述第一肖特基二极管嵌入在所述电阻器和所述阴极金属触点之间，而且所述第二肖特基二极管嵌入在所述电阻器和所述阳极金属触点之间。
14.根据权利要求12所述的制造半导体器件的方法，其中提供所述晶体管包括提供在所述栅极和所述漏极之间的隔离结构，所述隔离结构和所述漏极在所述基板中的n-阱中，而且所述基板掺杂有p-型掺杂剂。
15.根据权利要求12所述的制造半导体器件的方法，还包括提供所述电阻器的选定长度以提供用于熔断所述熔丝的调谐电压。
16.根据权利要求12所述的制造半导体器件的方法，还包括提供多个晶体管和在所述多个晶体管上堆叠多个熔丝。
17.根据权利要求16所述的制造半导体器件的方法，其中所述多个熔丝的电阻器互相之间具有不同的长度，而且所述多个熔丝的每个熔丝设定成在不同的电压下熔断。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/956,025 US8598679B2 (en) | 2010-11-30 | 2010-11-30 | Stacked and tunable power fuse |
| US12/956,025 | 2010-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102543951A CN102543951A (zh) | 2012-07-04 |
| CN102543951B true CN102543951B (zh) | 2016-06-08 |
Family
ID=46126048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110329752.9A Active CN102543951B (zh) | 2010-11-30 | 2011-10-26 | 堆叠并可调谐的电源熔丝 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8598679B2 (zh) |
| CN (1) | CN102543951B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8207595B2 (en) | 2010-10-05 | 2012-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor having a high aspect ratio via |
| US8598679B2 (en) | 2010-11-30 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked and tunable power fuse |
| US8624322B1 (en) * | 2012-07-17 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage device with a parallel resistor |
| US20140124880A1 (en) * | 2012-11-06 | 2014-05-08 | International Business Machines Corporation | Magnetoresistive random access memory |
| KR102027133B1 (ko) * | 2012-12-13 | 2019-10-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| CN107622991B (zh) | 2016-07-14 | 2021-07-20 | 联华电子股份有限公司 | 电熔丝结构及其制作方法 |
| CN107785420B (zh) * | 2016-08-29 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| DE102017130213B4 (de) * | 2017-12-15 | 2021-10-21 | Infineon Technologies Ag | Planarer feldeffekttransistor |
| US10957642B1 (en) | 2019-09-20 | 2021-03-23 | International Business Machines Corporation | Resistance tunable fuse structure formed by embedded thin metal layers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079420A (zh) * | 2006-05-25 | 2007-11-28 | 株式会社瑞萨科技 | 半导体器件 |
| CN101101793A (zh) * | 2006-07-04 | 2008-01-09 | 三星电子株式会社 | 包括硫族化物材料的一次可编程器件及其操作方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814646A (en) * | 1985-03-22 | 1989-03-21 | Monolithic Memories, Inc. | Programmable logic array using emitter-coupled logic |
| US5457059A (en) * | 1994-04-28 | 1995-10-10 | Texas Instruments Incorporated | Method for forming TiW fuses in high performance BiCMOS process |
| JP2713178B2 (ja) * | 1994-08-01 | 1998-02-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP3347057B2 (ja) * | 1998-05-22 | 2002-11-20 | 株式会社東芝 | 半導体装置 |
| JP3466929B2 (ja) * | 1998-10-05 | 2003-11-17 | 株式会社東芝 | 半導体装置 |
| DE60029554T2 (de) * | 1999-06-03 | 2007-07-12 | Koninklijke Philips Electronics N.V. | Halbleiterbauelement mit hochspannungselement |
| US6525390B2 (en) * | 2000-05-18 | 2003-02-25 | Fuji Electric Co., Ltd. | MIS semiconductor device with low on resistance and high breakdown voltage |
| US7230354B2 (en) * | 2001-12-31 | 2007-06-12 | Lewis James M | Driver system for MOSFET based, high voltage, electronic relays for AC power switching and inductive loads |
| US6911360B2 (en) * | 2003-04-29 | 2005-06-28 | Freescale Semiconductor, Inc. | Fuse and method for forming |
| US7466038B2 (en) * | 2004-02-18 | 2008-12-16 | Diversified Technologies, Inc. | More compact and higher reliability power supply module |
| JP4685388B2 (ja) * | 2004-09-06 | 2011-05-18 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US7227207B2 (en) * | 2005-03-03 | 2007-06-05 | International Business Machines Corporation | Dense semiconductor fuse array |
| US20070007621A1 (en) * | 2005-03-30 | 2007-01-11 | Yamaha Corporation | Fuse breakdown method adapted to semiconductor device |
| CN101425502B (zh) * | 2005-03-30 | 2012-07-11 | 雅马哈株式会社 | 适合半导体器件的熔丝断开方法 |
| JP4699102B2 (ja) * | 2005-06-22 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7413980B2 (en) * | 2006-04-25 | 2008-08-19 | Texas Instruments Incorporated | Semiconductor device with improved contact fuse |
| JP2008071991A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US7795070B2 (en) * | 2007-03-30 | 2010-09-14 | Texas Instruments Incorporated | Semiconductor device including an amorphous nitrided silicon adhesion layer and method of manufacture therefor |
| WO2009078274A1 (ja) * | 2007-12-14 | 2009-06-25 | Fuji Electric Device Technology Co., Ltd. | 集積回路および半導体装置 |
| CN101740549B (zh) * | 2008-11-24 | 2012-08-01 | 上海华虹Nec电子有限公司 | 精确评估栅氧可靠性能的测试结构及测试方法 |
| CN101771021B (zh) * | 2008-12-29 | 2013-07-24 | 联华电子股份有限公司 | 电熔丝结构及其制作方法 |
| US8598679B2 (en) | 2010-11-30 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked and tunable power fuse |
-
2010
- 2010-11-30 US US12/956,025 patent/US8598679B2/en active Active
-
2011
- 2011-10-26 CN CN201110329752.9A patent/CN102543951B/zh active Active
-
2013
- 2013-11-04 US US14/071,422 patent/US9299694B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079420A (zh) * | 2006-05-25 | 2007-11-28 | 株式会社瑞萨科技 | 半导体器件 |
| CN101101793A (zh) * | 2006-07-04 | 2008-01-09 | 三星电子株式会社 | 包括硫族化物材料的一次可编程器件及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9299694B2 (en) | 2016-03-29 |
| US20140054708A1 (en) | 2014-02-27 |
| US20120132995A1 (en) | 2012-05-31 |
| US8598679B2 (en) | 2013-12-03 |
| CN102543951A (zh) | 2012-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102543951B (zh) | 堆叠并可调谐的电源熔丝 | |
| US9209265B2 (en) | ESD devices comprising semiconductor fins | |
| US9093565B2 (en) | Fin diode structure | |
| KR101464885B1 (ko) | 정전기 방전 보호를 위한 장치 | |
| US8779518B2 (en) | Apparatus for ESD protection | |
| US20080013231A1 (en) | Esd protection circuit | |
| TWI513009B (zh) | 具有周邊電容井接合的蕭基位障二極體 | |
| US10770340B2 (en) | Isolation structure and manufacturing method thereof for high-voltage device in a high-voltage BCD process | |
| JP2009532885A (ja) | ハイブリッド配向トランジスタにおける帯電損傷からの保護 | |
| TW201724454A (zh) | 包括分接頭單元的電路 | |
| US20140131865A1 (en) | Structure and Method for Bump to Landing Trace Ratio | |
| US20120112311A1 (en) | Electrical Fuses Using Junction Breakdown and Semiconductor Integrated Circuits Including the Same | |
| US7816762B2 (en) | On-chip decoupling capacitor structures | |
| US20210366846A1 (en) | Electrostatic discharge circuit and method of forming the same | |
| TW201214679A (en) | High density thyristor random access memory device and method | |
| US9059131B2 (en) | Charge breakdown avoidance for MIM elements in SOI base technology and method | |
| US10211168B1 (en) | Dissipation of static charge from wiring layers during manufacturing | |
| US8614121B2 (en) | Method of manufacturing back gate triggered silicon controlled rectifiers | |
| CN104752247A (zh) | 一种金属桥连缺陷的检测结构以及制备方法 | |
| WO2018190881A1 (en) | Multi-drain esd-robust transistor arrangements | |
| US9646962B1 (en) | Low leakage gate controlled vertical electrostatic discharge protection device integration with a planar FinFET | |
| US20240113099A1 (en) | Integrated circuit protection device and method | |
| US20230207464A1 (en) | Metal-semiconductor junction formed by buried power rail | |
| WO2018208285A1 (en) | Transistor arrangements with uneven gate-drain surfaces | |
| US20230197615A1 (en) | Transformers based on buried power rail technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |