CN102522342A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN102522342A
CN102522342A CN2011104438045A CN201110443804A CN102522342A CN 102522342 A CN102522342 A CN 102522342A CN 2011104438045 A CN2011104438045 A CN 2011104438045A CN 201110443804 A CN201110443804 A CN 201110443804A CN 102522342 A CN102522342 A CN 102522342A
Authority
CN
China
Prior art keywords
layer
several
metal level
passivation layer
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104438045A
Other languages
English (en)
Inventor
杨俊洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2011104438045A priority Critical patent/CN102522342A/zh
Publication of CN102522342A publication Critical patent/CN102522342A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明关于一种半导体结构及其制造方法。该半导体结构包括一晶粒、一接着金属层、一电路层、一介电层及数个外部连接元件。该晶粒具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露这些接垫。该接着金属层位于这些钝化层开口内的这些接垫上。该电路层连接至该接着金属层。该介电层具有数个介电层开口以显露部分该电路层。这些外部连接元件位于这些介电层开口内。藉此，该半导体结构的构造较简单。

Description

半导体结构及其制造方法
技术领域
本发明关于一种半导体结构及其制造方法，详言之，关于一种接垫上具有接着金属层的半导体结构及其制造方法。
背景技术
已知半导体结构在晶粒上方依序包括一钝化层、一第一介电层、一电路层及一第二介电层，且其工艺包括数个次的曝光显影步骤，以使该电路层得以电性连接至该晶粒上的接垫。因此，其整个工艺的步骤繁多，导致精度不易控制，且制造成本高居不下。
因此，有必要提供一创新且富进步性的半导体结构及其制造方法，以解决上述问题。
发明内容
本发明提供一种半导体结构，其包括一晶粒、一接着金属层、一电路层、一介电层及数个外部连接元件。该晶粒具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露这些接垫。该接着金属层位于于这些钝化层开口内的这些接垫上。该电路层连接至该接着金属层。该介电层位于该电路层上，且具有数个介电层开口以显露部分该电路层。这些外部连接元件位于这些介电层开口内。
由于该半导体结构仅包括一层介电层，因此其构造简单。此外，该接着金属层可以电镀方式形成，且该电路层可以印刷方式形成，而不需进行任何曝光显影步骤。因此，可简化工艺，降低制造成本。
本发明另提供一种半导体结构的制造方法，其包括以下步骤：(a)提供一晶圆，该晶圆具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露这些接垫；(b)形成一接着金属层于这些钝化层开口内的这些接垫上；(c)印刷一电路层，其中该电路层连接至该接着金属层；(d)形成一介电层于该电路层上，其中该介电层具有数个介电层开口以显露部分该电路层；及(e)形成数个外部连接元件于这些介电层开口内。
本发明另提供一种半导体结构的制造方法，其包括以下步骤：(a)提供数个晶粒，每一晶粒具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露这些接垫；(b)置放这些晶粒于一载体上，其中这些接垫朝向该载体；(c)形成一封胶材料于该载体上，以覆盖这些晶粒；(d)移除该载体；(e)印刷一电路层，其中该电路层电性连接至这些接垫；(f)形成一介电层于该电路层上，其中该介电层具有数个介电层开口以显露部分该电路层；(g)形成数个外部连接元件于这些介电层开口内；及(h)切割该封胶材料，以形成数个半导体结构。
附图说明
图1显示本发明半导体结构的一实施例的示意图；
图2至图5显示本发明半导体结构的制造方法的一实施例的示意图；
图6显示本发明半导体结构的另一实施例的示意图；
图7至图11显示本发明半导体结构的制造方法的另一实施例的示意图；
图12显示本发明半导体结构的另一实施例的示意图；
图13至图15显示本发明半导体结构的制造方法的另一实施例的示意图；
图16显示本发明半导体结构的另一实施例的示意图；及
图17至图20显示本发明半导体结构的制造方法的另一实施例的示意图。
具体实施方式
参考图1，显示本发明半导体结构的一实施例的示意图。该半导体结构1包括一晶粒10、一接着金属层(Adhesion Metal Layer)12、一电路层13、一介电层14及数个外部连接元件15。该晶粒10具有一第一表面101、一第二表面102、数个接垫103及一钝化层104。这些接垫103及该钝化层104位于该第一表面101，且该钝化层104具有数个钝化层开口1041以显露这些接垫103。
该接着金属层12位于于这些钝化层开口1041内的这些接垫103与电路层13之间，用以增进该接垫103与电路层13的接合(bonding)。在一实施例中，该接着金属层12电镀于这些接垫103上，且该接着金属层12为化学镍金(ENIG)或化学镍钯金(ENEPIG)。该接着金属层12可以填满或不填满这些钝化层开口1041，亦即该接着金属层12的顶面可以与该钝化层104的顶面齐平，或略低于该钝化层104的顶面。在另一实施例中，该接着金属层12可以是一选择性溅镀于这些接垫103上的金属层例如镍层。
该电路层13连接至该接着金属层12。在本实施例中，该电路层13以印刷方式(例如平凸印刷(Offset Printing)、平凹印刷(Gravure Offset Printing)、背面平版印刷(Reverse Off-set Printing)或版对版平版印刷(Plate-to-plate Offset Printing))形成于该钝化层104上。详细言之，先将导电油墨(Conductor Ink)，例如充填金属(例如：金、银或铜)的高分子导电油墨(Metal-filled Polymer Conductor Ink)印刷于该钝化层104上与该接着金属层12上，然后加热固化形成该电路层13。
该介电层14位于该电路层13上，且具有数个介电层开口141以显露部分该电路层13。在本实施例中，该介电层14的材质为聚亚酰胺(Polyimide)，且形成于该电路层13及该钝化层104上。这些外部连接元件15(例如焊球)位于这些介电层开口141内的该电路层13上，以供外部连接之用。
在本实施例中，该半导体结构1仅包括一层介电层14，因此其构造简单。此外，该接着金属层12以电镀方式形成，且该电路层13以印刷方式形成，而不需进行任何曝光显影步骤。因此，可简化工艺，降低制造成本。
参考图2至图5，显示本发明半导体结构的制造方法的一实施例的示意图。参考图2及图2a，其中图2a图2中沿着线2a-2a的剖视示意图。提供一晶圆11，该晶圆11具有一第一表面101、一第二表面102、数个接垫103及一钝化层104。这些接垫103及该钝化层104位于该第一表面101，且该钝化层104具有数个钝化层开口1041以显露这些接垫103。
参考图3及图3a，其中图3a图3中沿着线3a-3a的剖视示意图。形成一接着金属层12于这些钝化层开口1041内的这些接垫103上。在本实施例中，该接着金属层12利用电镀方式形成于这些接垫103上，且该接着金属层12为化学镍金(ENIG)或化学镍钯金(ENEPIG)。该接着金属层12可以填满或不填满这些钝化层开口1041，亦即该接着金属层12的顶面可以与该钝化层104的顶面齐平，或略低于该钝化层104的顶面。
参考图4及图4a，其中图4a图4中沿着线4a-4a的剖视示意图。印刷一电路层13，其中该电路层13连接至该接着金属层12。在本实施例中，该电路层13以印刷方式形成于该钝化层104上。较佳地，该电路层13利用平凹印刷(Gravure Offset Printing)方式直接引刷于该钝化层104上，而接触该接着金属层12。
参考图5，形成一介电层14于该电路层13上，且该介电层14具有数个介电层开口141以显露部分该电路层13。在本实施例中，该介电层14的材质为聚亚酰胺(Polyimide)，且形成于该电路层13及该钝化层104上。
接着，形成数个外部连接元件15(例如焊球)于这些介电层开口141内的该电路层13上。接着，切割该晶圆11以形成数个半导体结构1，如图1所示。
参考图6，显示本发明半导体结构的另一实施例的示意图。本实施例的半导体结构2与图1所示的半导体结构1大致相同，其不同处在于，该半导体结构2更包括一封胶材料16，其包覆该晶粒10的第二表面102及二个侧面，而不包覆该晶粒10的第一表面101，以显露这些外部连接元件15。
参考图7至图11，显示本发明半导体结构的制造方法的另一实施例的示意图。参考图7，提供数个晶粒10。每一晶粒10具有一第一表面101、一第二表面102、数个接垫103及一钝化层104。这些接垫103及该钝化层104位于该第一表面101，且该钝化层104具有数个钝化层开口1041以显露这些接垫103。接着，置放这些晶粒10于一载体18上，其中每一晶粒10的第一表面101的这些接垫103朝向该载体18。
参考图8，形成一封胶材料16于该载体18上，以覆盖这些晶粒10。
参考图9，移除该载体18。接着，形成一接着金属层12于这些钝化层开口1041内的这些接垫103上。在本实施例中，该接着金属层12利用电镀方式形成于这些接垫103上，且该接着金属层12为化学镍金(ENIG)或化学镍钯金(ENEPIG)。该接着金属层12可以填满或不填满这些钝化层开口1041，亦即该接着金属层12的顶面可以与该钝化层104的顶面齐平，或略低于该钝化层104的顶面。然而，在其他实施例中，在图7的每一晶粒10即具有该接着金属层12，其位于这些接垫103上。因此，此电镀步骤即可省略。
接着，印刷一电路层13，且该电路层13电性连接至这些接垫103。在本实施例中，该电路层13以印刷方式形成于该钝化层104上。较佳地，该电路层13利用平凹印刷(Gravure Offset Printing)方式直接引刷于该钝化层104上，而接触该接着金属层12。
参考图10，形成一介电层14于该电路层13上，且该介电层14具有数个介电层开口141以显露部分该电路层13。在本实施例中，该介电层14的材质为聚亚酰胺(Polyimide)，且形成于该电路层13及该钝化层104上。
参考图11，形成数个外部连接元件15(例如焊球)于这些介电层开口141内的该电路层13上。接着，切割该封胶材料16以形成数个半导体结构2，如图6所示。
参考图12，显示本发明半导体结构的另一实施例的示意图。本实施例的半导体结构3与图6所示的半导体结构2大致相同，其不同处在于，该半导体结构3更包括一散热片20，其围绕该晶粒10的第二表面102及二个侧面，且被该封胶材料16所包覆。较佳地，该散热片20接触该晶粒10的第二表面102。
参考图13至图15，显示本发明半导体结构的制造方法的另一实施例的示意图。参考图13，提供数个晶粒10。这些晶粒10与图7的这些晶粒10相同。接着，置放这些晶粒10于一载体18上。接着，置放数个散热片20于该载体18上，其中每一散热片20覆盖每一晶粒10。
参考图14，形成一封胶材料16于该载体18上，以覆盖这些晶粒10及这些散热片20。
参考图15，移除该载体18。接着，形成一接着金属层12于这些钝化层开口1041内的这些接垫103上。然而，在其他实施例中，在图13的每一晶粒10即具有该接着金属层12，其位于这些接垫103上。因此，此电镀步骤即可省略。接着，印刷一电路层13，且该电路层13电性连接至这些接垫103。接着，形成一介电层14于该电路层13上，且该介电层14具有数个介电层开口141以显露部分该电路层13。接着，形成数个外部连接元件15(例如焊球)于这些介电层开口141内的该电路层13上。接着，切割该封胶材料16以形成数个半导体结构3，如图12所示。
参考图16，显示本发明半导体结构的另一实施例的示意图。本实施例的半导体结构4与图1所示的半导体结构1大致相同，其不同处在于，该半导体结构4更包括一中间层22，位于该钝化层104上。该中间层22具有数个中间层开口221，这些中间层开口221的位置对应这些钝化层开口1041的位置，以显露这些接垫103。该接着金属层12形成于这些中间层开口221及这些钝化层开口1041内的这些接垫103上。该电路层13以印刷方式形成于该中间层22上，该介电层14形成于该电路层13及该中间层22上。较佳地，该中间层22的材质与该介电层14的材质相同。
参考图17至图20，显示本发明半导体结构的制造方法的另一实施例的示意图。参考图17，提供一晶圆11。该晶圆11与图2及图2a的晶圆11相同。
参考图18，形成一中间层22于该钝化层104上。该中间层22具有数个中间层开口221，且这些中间层开口221的位置对应这些钝化层开口1041的位置，以显露这些接垫103。接着，形成一接着金属层12于这些中间层开口221及这些钝化层开口1041内的这些接垫103上。
参考图19，印刷一电路层13，其中该电路层13连接至该接着金属层12。在本实施例中，该电路层13以印刷方式形成于该中间层22上。
参考图20，形成一介电层14于该电路层13上，且该介电层14具有数个介电层开口141以显露部分该电路层13。在本实施例中，该介电层14的材质为聚亚酰胺(Polyimide)，且形成于该电路层13及该中间层22上。较佳地，该中间层22的材质与该介电层14的材质相同。
接着，形成数个外部连接元件15(例如焊球)于这些介电层开口141内的该电路层13上。接着，切割该晶圆11以形成数个半导体结构4，如图16所示。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。

Claims (12)

1.一种半导体结构的制造方法，包括：
(a)提供一晶圆，该晶圆具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露所述接垫；
(b)形成一接着金属层于所述钝化层开口内的所述接垫上；
(c)印刷一电路层，其中该电路层连接至该接着金属层；
(d)形成一介电层于该电路层上，其中该介电层具有数个介电层开口以显露部分该电路层；
(e)形成数个外部连接元件于所述介电层开口内；及
(f)切割该晶圆以形成数个半导体结构。
2.如权利要求1的制造方法，其中该步骤(a)之后更包括一形成一中间层于该钝化层上的步骤，其中该中间层具有数个中间层开口，所述中间层开口的位置对应所述钝化层开口的位置，以显露所述接垫；该步骤(b)中，该接着金属层形成于所述中间层开口及所述钝化层开口内的所述接垫上；该步骤(c)中，该电路层印刷于该中间层上；且该步骤(d)中，该介电层形成于该电路层及该中间层上。
3.如权利要求1的制造方法，其中该步骤(c)中，该电路层印刷于该钝化层上；且该步骤(d)中，该介电层形成于该电路层及该钝化层上。
4.如权利要求1的制造方法，其中该步骤(b)电镀该接着金属层于所述接垫上，且该接着金属层为化学镍金或化学镍钯金。
5.如权利要求1的制造方法，其中该步骤(c)中，该电路层利用平凸印刷、平凹印刷、背面平版印刷或版对版平版印刷方式印刷而成。
6.一种半导体结构的制造方法，包括：
(a)提供数个晶粒，每一晶粒具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露所述接垫；
(b)置放所述晶粒于一载体上，其中所述接垫朝向该载体；
(c)形成一封胶材料于该载体上，以覆盖所述晶粒；
(d)移除该载体；
(e)印刷一电路层，其中该电路层电性连接至所述接垫；
(f)形成一介电层于该电路层上，其中该介电层具有数个介电层开口以显露部分该电路层；
(g)形成数个外部连接元件于所述介电层开口内；及
(h)切割该封胶材料，以形成数个半导体结构。
7.如权利要求6的制造方法，其中该步骤(a)中，每一晶粒更具有一导电金属，位于所述接垫上。
8.如权利要求7的制造方法，其中该接着金属层电镀于所述接垫上，且该接着金属层为化学镍金或化学镍钯金。
9.如权利要求6的制造方法，其中该步骤(d)之后更包括一形成一接着金属层于所述接垫上的步骤。
10.如权利要求6的制造方法，其中该步骤(e)中，该电路层利用平凸印刷、平凹印刷、背面平版印刷或版对版平版印刷方式印刷而成。
11.一种半导体结构，包括：
一晶粒，该晶粒具有数个接垫及一钝化层，其中该钝化层具有数个钝化层开口以显露所述接垫；
一接着金属层，位于于所述钝化层开口内的所述接垫上；
一电路层，连接至该接着金属层；
一介电层，位于该电路层上，其中该介电层具有数个介电层开口以显露部分该电路层；及
数个外部连接元件，位于所述介电层开口内。
12.如权利要求11的半导体结构，其中该接着金属层为化学镍金或化学镍钯金。
CN2011104438045A 2011-12-27 2011-12-27 半导体结构及其制造方法 Pending CN102522342A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011104438045A CN102522342A (zh) 2011-12-27 2011-12-27 半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011104438045A CN102522342A (zh) 2011-12-27 2011-12-27 半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
CN102522342A true CN102522342A (zh) 2012-06-27

Family

ID=46293219

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011104438045A Pending CN102522342A (zh) 2011-12-27 2011-12-27 半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN102522342A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511397A (zh) * 2017-08-08 2018-09-07 日月光半导体制造股份有限公司 半导体装置及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1671805A (zh) * 2002-07-03 2005-09-21 耐诺泡德斯工业有限公司 烧结温度低的导电纳米油墨及其制备方法
CN101017804A (zh) * 2006-02-06 2007-08-15 富士通株式会社 半导体器件及其制造方法
CN101964339A (zh) * 2009-07-23 2011-02-02 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法
CN101999071A (zh) * 2008-04-07 2011-03-30 Ei频谱有限责任公司 用于制造微流控传感器的方法
CN101996958A (zh) * 2009-08-20 2011-03-30 精材科技股份有限公司 芯片封装体及其制造方法
CN102014582A (zh) * 2010-11-24 2011-04-13 深南电路有限公司 全板镀金板的制作工艺
CN102045961A (zh) * 2010-12-28 2011-05-04 深南电路有限公司 等长金手指的镀金方法
CN102223752A (zh) * 2011-06-02 2011-10-19 宝利时(深圳)胶粘制品有限公司 一种多层柔性线路板及其制作方法
CN202048540U (zh) * 2010-07-23 2011-11-23 王定锋 用三条扁平导线制作的led灯电路板

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1671805A (zh) * 2002-07-03 2005-09-21 耐诺泡德斯工业有限公司 烧结温度低的导电纳米油墨及其制备方法
CN101017804A (zh) * 2006-02-06 2007-08-15 富士通株式会社 半导体器件及其制造方法
CN101999071A (zh) * 2008-04-07 2011-03-30 Ei频谱有限责任公司 用于制造微流控传感器的方法
CN101964339A (zh) * 2009-07-23 2011-02-02 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法
CN101996958A (zh) * 2009-08-20 2011-03-30 精材科技股份有限公司 芯片封装体及其制造方法
CN202048540U (zh) * 2010-07-23 2011-11-23 王定锋 用三条扁平导线制作的led灯电路板
CN102014582A (zh) * 2010-11-24 2011-04-13 深南电路有限公司 全板镀金板的制作工艺
CN102045961A (zh) * 2010-12-28 2011-05-04 深南电路有限公司 等长金手指的镀金方法
CN102223752A (zh) * 2011-06-02 2011-10-19 宝利时(深圳)胶粘制品有限公司 一种多层柔性线路板及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511397A (zh) * 2017-08-08 2018-09-07 日月光半导体制造股份有限公司 半导体装置及其制造方法
CN108511397B (zh) * 2017-08-08 2019-11-15 日月光半导体制造股份有限公司 半导体装置及其制造方法

Similar Documents

Publication Publication Date Title
TW594889B (en) Wafer level package method and chip packaged by this method
US9693458B2 (en) Printed wiring board, method for manufacturing printed wiring board and package-on-package
WO2008065896A1 (fr) Procédé de fabrication d'un dispositif semi-conducteur ayant une structure d'électrode à double face et dispositif semi-conducteur fabriqué par le procédé
KR101531097B1 (ko) 인터포저 기판 및 이의 제조방법
JP2012510115A5 (ja) デバイスの製造方法、および、印刷アンテナを備えるデバイス
JP6606331B2 (ja) 電子装置
TW201123326A (en) Method of manufacturing substrate for flip chip and substrate for flip chip manufactured using the same
JP2012004186A (ja) 半導体素子搭載用基板及びその製造方法
JP5715237B2 (ja) フレキシブル多層基板
US20170215289A1 (en) Method For Producing A Foil Arrangement And Corresponding Foil Arrangement
CN102522342A (zh) 半导体结构及其制造方法
KR100671748B1 (ko) 스티프너를 이용한 박형 인쇄회로기판 및 그 제조방법
US9983272B2 (en) Magnetism detection device
US20080142252A1 (en) Solid via with a contact pad for mating with an interposer of an ATE tester
KR20100000059A (ko) 반도체 소자 테스트용 콘택터 및 그 제조방법
JP2007158069A (ja) 半導体パッケージの外部接続構造及びその製造方法
US20100059881A1 (en) Semiconductor package and method of manufacturing the same
JP2016157901A (ja) 電子装置
JP5980554B2 (ja) 電気的接続部材、検査方法及び電気的接続部材の製造方法
JP2006073954A (ja) 半導体装置および半導体装置の製造方法
CN104425431A (zh) 基板结构、封装结构及其制造方法
TWI850573B (zh) 半導體裝置及半導體裝置之製造方法
JP2011119655A (ja) 配線基板およびその製造方法
JP5036217B2 (ja) 半導体装置及びその製造方法
US20210217629A1 (en) Method of manufacturing circuit board

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120627