CN102496567B - 一种iii-v族半导体镍金属化制造方法 - Google Patents

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Abstract

本发明公开了一种III-V族半导体镍金属化制造方法，包括：清洗具有外延层的单晶衬底；在该外延层上淀积栅介质层，在该栅介质层上淀积栅金属层；在未被栅介质层及栅金属层覆盖的该外延层之上、栅介质层及栅金属层的侧壁以及栅金属层之上，淀积难融金属层；在该难融金属层上淀积合金金属层；以及快速退火形成合金层，其中该合金层是所述合金金属层穿透所述难融金属层后与该外延层一起合金形成的。本发明通过在金属Ni下面插入一层阻挡层，调控Ni与III-V族半导体反应速率，提高腐蚀液对Ni与Ni合金层的选择比。本发明可以在不增加方阻的前提下改善源漏Ni金属表面形貌，最终达到提高源漏欧姆接触特性的目的。

Description

一种III-V族半导体镍金属化制造方法
技术领域
本发明涉及III-V族半导体制造技术领域，特别涉及一种以阻挡层来改善源漏Ni金属化表面形貌的III-V族半导体镍金属化制造方法。
背景技术
随着器件特征尺寸缩小到65纳米技术代及以后，继续缩小加工尺寸将遇到一系列器件物理的限制和互连问题的严重影响，为了弥补关键尺寸缩小给传统平面型晶体管带来的负面效应，围绕实现全耗尽型晶体管和开发新型晶体管材料，主要有三种解决方案：转向立体型晶体管结构、转向全耗尽型技术以及转向III-V族技术。在这三种方案中，尽管Intel将推出量产的基于22nmFin-FET工艺的ivy bridge处理器，然而从长远看来硅基材料由于其本身物理性质(如载流子迁移率相对较低)等的制约，性能很难再有很大提升。而在硅上外延III-V和Ge，分别利用它们的高电子及空穴迁移率，愈将成为大势所趋。
而III-V族MOSFET器件工艺发展至今，仍存在部分技术难点。其中如何用简便兼容的方法，在难以实现重掺杂的III-V族材料中实现低的方阻，从而减小源漏寄生电阻，这成为制约器件高频的一个瓶颈之一。针对这个问题，东京大学提出采用自对准源漏方法来形成III-V族沟道MOSFET的金属源漏极结构的方法，可以在得到较高载流子迁移率的同时降低源漏串联电阻的方法。具体的步骤是，使Ni在InGaAs层上堆积，并在250℃下进行退火处理来形成Ni-InGaAs合金，再利用热的稀盐酸对Ni和Ni-InGaAs合金高选择性腐蚀，去掉残余的Ni。因此在源漏极位置上形成了方阻较低的Ni-InGaAs合金。
然而这种方法的很大的局限性在于，由于盐酸的选择性腐蚀会造成表面形貌的不平整，从而对后续的源漏欧姆接触工艺产生不利影响。为了综合考虑合金方阻、表面形貌以及工艺兼容性，本发明通过提出一种新型的阻挡层作为金属与半导体的中间层，利用阻挡层的高熔点特性来调控Ni与III-V族半导体反应速率，提高腐蚀液对金属Ni与Ni合金层的选择比，最终达到改善表面形貌、提高源漏欧姆接触特性的目的。
发明内容
(一)要解决的技术问题
由于盐酸的选择性腐蚀会造成表面形貌的不平整，从而对后续的源漏欧姆接触工艺产生不利影响，本发明的主要目的在于提供一种III-V族半导体Ni金属化制造方法，通过以阻挡层作为金属与半导体的中间层，利用阻挡层的高熔点特性来调控Ni与III-V族半导体反应速率，提高腐蚀液对金属Ni与Ni合金层的选择比，最终达到改善表面形貌、提高源漏欧姆接触特性的目的。
(二)技术方案
为达到上述目的，本发明提供了一种III-V族半导体镍金属化制造方法，包括：清洗具有外延层的单晶衬底；在该外延层上淀积栅介质层，在该栅介质层上淀积栅金属层；在未被栅介质层及栅金属层覆盖的该外延层之上、栅介质层及栅金属层的侧壁以及栅金属层之上，淀积难融金属层；在该难融金属层上淀积合金金属层；以及快速退火形成合金层，其中该合金层是所述合金金属层穿透所述难融金属层后与该外延层一起合金形成的。
该方法在快速退火形成合金层后还包括：选择性腐蚀掉难融金属层和未反应的合金金属层。
(三)有益效果
本发明提供的III-V族半导体镍金属化制造方法，通过在金属Ni下面插入一层阻挡层，调控Ni与III-V族半导体反应速率，提高腐蚀液对Ni与Ni合金层的选择比。本发明可以在不增加方阻的前提下改善源漏Ni金属表面形貌，最终达到提高源漏欧姆接触特性的目的。
附图说明
图1是依照本发明实施例的III-V族半导体镍金属化制造方法流程图；
图2至图8是依照本发明实施例的III-V族半导体镍金属化制造工艺流程图。
附图标记说明：
1-p-InGaAs外延层
2-p-InP单晶衬底
3-栅介质层
4-栅金属层
5-难融金属层
6-合金金属层
7-合金层
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是依照本发明实施例的III-V族半导体镍金属化制造方法流程图，该方法包括以下步骤：
步骤1：清洗具有外延层的单晶衬底；
步骤2：在该外延层上淀积栅介质层，在该栅介质层上淀积栅金属层；
步骤3：在未被栅介质层及栅金属层覆盖的该外延层之上、栅介质层及栅金属层的侧壁以及栅金属层之上，淀积难融金属层；
步骤4：在该难融金属层上淀积合金金属层；以及
步骤5：快速退火形成合金层，其中该合金层是所述合金金属层穿透所述难融金属层后与该外延层一起合金形成的。
其中，所述单晶衬底包括硅、锗、砷化镓、磷化镓与磷化铟衬底，所述外延层为p-InGaAs、InP、GaAsSb、AlGaN、GaN或GaAs等III-V半导体材料。
所述在该外延层上淀积栅介质层，在该栅介质层上淀积栅金属层的步骤中，采用原子层沉积(ALD)淀积厚度为2nm-150nm的高K栅介质层，采用物理气相沉积(PVD)的方式沉积栅金属层。
所述淀积难融金属层的步骤中，是采用原子层淀积(ALD)或物理气相沉积(PVD)来淀积难融金属层，所述难熔金属的厚度介于单个原子层与30纳米之间。所述难融金属层作为阻挡层，其采用的材料成分包括Ti、W、Ta、Mo、TiN、TaN、SiO2、Si3N4、A12O3以及它们的任意组合。
所述淀积合金金属层的步骤中，是采用物理气相沉积(PVD)方法在该难融金属层上沉积厚度为5nm至80nm的金属Ni作为合金金属层。
所述快速退火形成合金层，是在200℃-450℃的温度区间内，采用快速退火法用45秒至300秒的退火时间形成合金层。
另外，该方法在快速退火形成合金层后还包括：选择性腐蚀掉难融金属层和未反应的合金金属层。
下面结合图2至图8对本发明提供的III-V族半导体镍金属化制造工艺进行详细说明。
实施例1：
本实施例以p-InGaAs作外延层，Ti作难融金属层，Ni作合金金属层，其具体步骤如下：
步骤1、先采用丙酮、乙醇对具有外延层p-InGaAs的p-InP单晶衬底进行清洗，再利用HCI(1∶10)溶液和(NH4)2S饱和溶液对外延层p-InGaAs的表面进行1分钟钝化，如图2所示；
步骤2、采用原子层淀积(ALD)在外延层p-InGaAs上淀积15nm氧化铝层，并经选择性湿法腐蚀对该氧化铝层进行腐蚀，在外延层p-InGaAs表面得到栅介质层3，如图3所示；
步骤3、以AZ5214光刻胶做掩膜，用EVA450蒸发台在9×10-6的条件下，在栅介质层3之上经30秒蒸发淀积15nm金属Ni层作为栅金属层4，如图4所示；
步骤4、用DP650溅射台在6×10-6mPa的条件下，经过30秒在未被栅介质层3及栅金属层4覆盖的外延层p-InGaAs之上、栅介质层3及栅金属层4的侧壁以及栅金属层4之上，溅射淀积5nm的金属钛(Ti)层作为难融金属层5，如图5所示；
步骤5、用DP650溅射台在6×10-6mPa的条件下，经过5分钟在由金属钛(Ti)层构成的难融金属层5上溅射淀积30nm的金属镍层作为合金金属层6，如图6所示；
步骤6、用快速退火炉AG Associates Mini Pulse RTA，在N2，300℃180sec的条件下，快速退火形成合金层7，其中合金层7是合金金属层6穿透难融金属层5后与外延层p-InGaAs一起合金形成的，如图7所示；
步骤7、用COOHCOOH∶H2O＝1∶1的选择性在室温下腐蚀1分钟，以腐蚀掉难融金属层5和未反应的合金金属层6，剩下合金层7，如图8所示。
实施例2：
本实施例以p-InGaAs作为外延层，W作为难融金属层，Ni作为合金金属层，其具体步骤如下：
步骤1、先采用丙酮、乙醇进行清洗，再利用HCI(1∶10)溶液和(NH4)2S饱和溶液对外延层p-InGaAs的表面进行1分钟钝化，如图2所示；
步骤2、采用原子层淀积(ALD)在外延层p-InGaAs上淀积15nm氧化铝层，并经选择性湿法腐蚀对该氧化铝层进行腐蚀，在外延层p-InGaAs表面得到栅介质层3，如图3所示；
步骤3、以AZ5214光刻胶做掩膜，用EVA450蒸发台在9×10-6的条件下，在栅介质层3之上经30秒蒸发淀积15nm金属Ni层作为栅金属层4，如图4所示；
步骤4、用DP650溅射台在6×10-6mPa的条件下，经过20秒在未被栅介质层3及栅金属层4覆盖的外延层p-InGaAs之上、栅介质层3及栅金属层4的侧壁以及栅金属层4之上，溅射淀积5nm的金属钨(W)层作为难融金属层5，如图5所示；
步骤5、用DP650溅射台在6×10-6mPa的条件下，经过5分钟在由金属钨(W)层构成的难融金属层5上溅射淀积30nm的金属镍层作为合金金属层6，如图6所示；
步骤6、用快速退火炉AG Associates Mini Pulse RTA，在N2，300℃180sec的条件下，快速退火形成合金层7，其中合金层7是合金金属层6穿透难融金属层5后与外延层p-InGaAs一起合金形成的，如图7所示；
步骤7、用H2O2∶H2O＝1∶5容易在室温下进行选择性腐蚀2分钟，以腐蚀掉难融金属层5和未反应的合金金属层6，剩下合金层7，如图8所示。
由以上两个实施例可以看出，本发明提供的III-V族半导体镍金属化制造方法，通过在金属Ni下面插入一层阻挡层，调控Ni与III-V族半导体反应速率，提高腐蚀液对Ni与Ni合金层的选择比。本发明可以在不增加方阻的前提下改善源漏Ni金属表面形貌，最终达到提高源漏欧姆接触特性的目的。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种III-V族半导体镍金属化制造方法，其特征在于，包括： 
清洗具有外延层的单晶衬底； 
在该外延层上淀积栅介质层，在该栅介质层上淀积栅金属层； 
在未被栅介质层及栅金属层覆盖的该外延层之上、栅介质层及栅金属层的侧壁以及栅金属层之上，淀积难融金属层； 
在该难融金属层上淀积合金金属层； 
快速退火形成合金层，其中该合金层是所述合金金属层穿透所述难融金属层后与该外延层一起合金形成的；以及 
选择性腐蚀掉难融金属层和未反应的合金金属层。 
2.根据权利要求1中所述的III-V族半导体镍金属化制造方法，其特征在于，所述单晶衬底包括硅、锗、砷化镓、磷化镓或磷化铟衬底。 
3.根据权利要求1中所述的III-V族半导体镍金属化制造方法，其特征在于，所述外延层为III-V半导体材料p-InGaAs、InP、GaAsSb、AlGaN、GaN或GaAs。 
4.根据权利要求1中所述的III-V族半导体镍金属化制造方法，其特征在于，所述在该外延层上淀积栅介质层，在该栅介质层上淀积栅金属层的步骤中，采用原子层沉积(ALD)淀积厚度为2nm-150nm的高K栅介质层，采用物理气相沉积(PVD)的方式沉积栅金属层。 
5.根据权利要求1中所述的III-V族半导体镍金属化制造方法，其特征在于，所述淀积难融金属层的步骤中，是采用原子层淀积(ALD)或物理气相沉积(PVD)来淀积难融金属层，所述难融金属的厚度介于单个原子层与30纳米之间。 
6.根据权利要求5中所述的III-V族半导体镍金属化制造方法，其特征在于，所述难融金属层作为阻挡层，其采用的材料成分包括Ti、W、Ta、Mo、TiN、TaN或它们的任意组合。 
7.根据权利要求1中所述的III-V族半导体镍金属化制造方法，其特征在于，所述淀积合金金属层的步骤中，是采用物理气相沉积(PVD)方法在该难融金属层上沉积厚度为5nm至80nm的金属Ni作为合金金属层。 
8.根据权利要求1中所述的III-V族半导体镍金属化制造方法，其特征在于，所述快速退火形成合金层，是在200℃-450℃的温度区间内，采用快速退火法用45秒至300秒的退火时间形成合金层。 
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233601A (zh) * 2005-06-13 2008-07-30 高级技术材料公司 在金属硅化物形成后用于选择性除去金属或金属合金的组合物及方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02184030A (ja) * 1989-01-11 1990-07-18 Fujitsu Ltd 半導体装置の製造方法
JP2621805B2 (ja) * 1994-07-30 1997-06-18 日本電気株式会社 半導体装置の製造方法
JPH0878360A (ja) * 1994-09-07 1996-03-22 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233601A (zh) * 2005-06-13 2008-07-30 高级技术材料公司 在金属硅化物形成后用于选择性除去金属或金属合金的组合物及方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
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