CN102484950B - 树脂多层基板以及该树脂多层基板的制造方法 - Google Patents

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Abstract

提供一种表面电极不易从树脂层剥离的树脂多层基板以及该树脂多层基板的制造方法。树脂多层基板(1)具备部件内置层(第1树脂层)(20)、在部件内置层(第1树脂层)(20)的一面进行层叠的薄层树脂层(第2树脂层)(30)。还具备:在薄层树脂层(30)的与层叠于部件内置层(20)的面为相反侧的面上形成的表面电极(34);设置于部件内置层(20),且一端到达部件内置层(20)的一面的导通导体(第1导通导体)(23);设置于薄层树脂层(30),一端与表面电极(34)电连接且另一端与导通导体(23)电连接的导通导体(第2导通导体)(33)。与导通导体(33)相接的薄层树脂层(30)的一部分形成为向导通导体(23)的内部突出的形状(35)。

Description

树脂多层基板以及该树脂多层基板的制造方法
技术领域
本发明涉及具有至少2层以上的树脂层与导通导体的树脂多层基板以及该树脂多层基板的制造方法。
背景技术
近年来,在随着电子部件的高密度安装化而提高了多个导通孔内的导电性膏的密度,且设有多个导通孔的树脂层为多个并进行层叠的状态下,将在各个树脂层连接导通导体而设置的树脂多层基板用在电子部件的安装中。例如在专利文献1中公开了连接在各个的树脂层所设置的导通导体而成的树脂多层基板以及制造该树脂多层基板的方法。
在专利文献1公开的电子部件内置模块以及该制造方法中,在通过由热硬化性树脂构成的绝缘层来覆盖安装有IC的载体(carrier)并使之成为硬化状态的布线基板上,形成内部导通孔,形成贯通导通孔。在盲(blind)导通孔以及贯通导通孔的各个中填充导电性膏,按照盲导通孔与贯通导通孔进行连接的方式,在布线基板上对薄层树脂层进行积层。在薄层树脂层上积层铜箔,并使薄层树脂层以及导电性膏成为硬化状态,对铜箔进行图案化来形成表面电极。
在先技术文献
专利文献
专利文献1:JP特开2003-124380号公报
发明内容
发明要解决的课题
但是,在专利文献1所公开的用于制造树脂多层基板的方法中,不能填充比盲导通孔以及贯通导通孔的内部的容积以上的导电性膏,所以,不能提高盲导通孔以及贯通导通孔内的导电性膏的密度,在使盲导通孔以及贯通导通孔内的导电性膏成为硬化状态下,存在不能减小盲导通导体以及贯通导通导体的电阻值这样的问题。
另外,在对盲导通孔以及贯通导通孔的各个填充了导电性膏后,在布线基板上积层薄层树脂层,所以,从盲导通孔或者贯通导通孔中渗出导电性膏,而在布线基板与薄层树脂层之间的界面上扩散,存在减小布线基板与薄层树脂层之间的绝缘性能这样的问题。
并且,薄层树脂层的厚度较薄,所以贯通导通孔与在该贯通导通孔填充的导电性膏之间的接触面积较窄,通过在使导电性膏成为硬化状态的情况下所产生的力,存在有在贯通导通孔上形成的表面电极与在贯通导通孔所填充的导电性膏一并从薄层树脂层剥离的可能性这样的问题。
本发明是鉴于上述情况而开发的,其目的在于提供表面电极不易从树脂层进行剥离的树脂多层基板以及该树脂多层基板的制造方法。另外,本发明的目的还在于提供能够提高导通孔内的导电性膏的密度,减小导通导体的电阻值、且导电性膏不进入所层叠的树脂层的界面的树脂多层基板以及该树脂多层基板的制造方法。
用于解决课题的手段
为了达成上述目的,第1发明所涉及的树脂多层基板是具备第1树脂层与在该第1树脂层的一面上层叠的第2树脂层的树脂多层基板,其特征在于具备:表面电极,其形成在所述第2树脂层的与所述第1树脂层层叠的面为相反侧的面;第1导通导体,其设置在所述第1树脂层,一端到达所述第1树脂层的所述一面;以及第2导通导体,其设置在所述第2树脂层,一端与所述表面电极电连接,另一端与所述第1导通导体电连接,与所述第2导通导体相接的所述第2树脂层的至少一部分形成为向所述第1导通导体的内部突出的形状。
在第1发明中,在树脂多层基板中,具备第1树脂层,其设置有一端到达第1树脂层的一面的第1导通导体;第2树脂层,其设置有一端与表面电极电连接,另一端与第1导通导体电连接的第2导通导体,与第2导通导体相接的第2树脂层的至少一部分形成为向第1导通导体的内部突出的形状,所以,第2树脂层与导电性膏之间的接触面积变大。由此,能够增大第2树脂层与第2导通导体之间的接合力,能够降低导电性膏与表面电极从第2树脂层剥离的可能性。另外,与第2导通导体相接的第2树脂层的至少一部分向第1导通导体的内部突出的方向成为与从第1树脂层剥离第2树脂层的方向的相反方向,所以,能够增大第1树脂层与第2树脂层之间的接合力。
另外,第2发明所涉及的树脂多层基板是在第1发明中,具备在至少一面上形成有布线图案的基底层,在形成有所述布线图案的所述基底层的一面上依次层叠所述第1树脂层、所述第2树脂层,所述布线图案与所述第1导通导体电连接。
在第2发明中,在形成有布线图案的基底层的一面上依次层叠第1树脂层、第2树脂层,将布线图案与第1导通导体电连接,由此,能够在布线图案上安装电子部件,能够实现电子部件的高密度安装化。
另外,第3发明所涉及的树脂多层基板是在第1发明中,具备:布线图案,其形成在所述第1树脂层的与所述第2树脂层进行层叠的面为相反侧的面上;以及电子部件,其内置于所述第1树脂层,并安装在所述布线图案。
第3发明中,由于具备在第1树脂层的与第2树脂层层叠的面相反侧的面形成的布线图案以及内置于第1树脂层中且安装于布线图案的电子部件,能够更进一步实现电子部件的高密度安装化。
另外,第4发明所涉及的树脂多层基板是在第2发明中,在所述基底层的至少一面上安装电子部件,所安装的所述电子部件内置于所述第1树脂层中。
第4发明中,由于在基底层的至少一面安装电子部件,并将所安装的电子部件内置于第1树脂层中,能够在基底层的两面安装电子部件,能够更进一步实现电子部件的高密度安装化。
另外,第5发明所涉及的树脂多层基板是在第1至4发明的任意一项中,所述表面电极与形成在母基板的电极电连接。
第5发明中,与在母基板形成的电极进行电连接的表面电极从第2树脂层剥离的可能性低,所以,能够提高树脂多层基板与母基板之间的连接可靠性。
另外,第6发明所涉及的树脂多层基板是在第1至5发明的任意一项中,所述第1导通导体按照在所述第2树脂层的附近部分的锥形角比其他部分的锥形角大的方式来形成。
第6发明中,由于第1导通导体按照在第2树脂层的附近部分的锥形角比其他部分的锥形角大的方式来形成,所以,与第2导通导体相接的未硬化状态的第2树脂层的至少一部分基于自重而向第1导通导体的内部折曲,能够形成向第1导通导体的内部突出的形状。
为了达成上述目的,第7发明所涉及的树脂多层基板的制造方法中,该树脂多层基板具备第1树脂层与在该第1树脂层的一面上层叠的第2树脂层,所述树脂多层基板的制造方法的特征在于包括:第1工序,在硬化状态的第1树脂层形成第1导通孔;第2工序,在未硬化状态的第2树脂层形成第2导通孔,按照所述第1导通孔与所述第2导通孔相连接的方式在所述第1树脂层的一面上层叠所述第2树脂层;第3工序,对所述第1导通孔以及所述第2导通孔填充导电性膏,形成第1导通导体以及第2导通导体;第4工序,使与所述第2导通导体相接的所述第2树脂层的至少一部分向所述第1导通导体的内部突出;以及第5工序,使所述导电性膏以及所述第2树脂层成为硬化状态。
在第7发明中,在硬化状态的第1树脂层形成第1导通孔,在未硬化状态的第2树脂层形成第2导通孔,并按照第1导通孔与第2导通孔相连接的方式在第1树脂层的一面层叠了第2树脂层后,对第1导通孔以及第2导通孔填充导电性膏,所以,不会在层叠的第1树脂层与第2树脂层的界面进入导电性膏,不会降低第1树脂层与第2树脂层之间的绝缘性能。另外,使与第2导通导体相接的第2树脂层的至少一部分向填充了导电膏的第1导通导体的内部突出,使导电性膏以及第2树脂层成为硬化状态,与第2导通导体相接的第2树脂层的至少一部分形成为向第1导通导体的内部突出的形状,由此,与第2导通导体相接的第2树脂层的至少一部分在第1导通孔内以及第2导通孔内压入导电性膏,能够提高第1导通孔内以及第2导通孔内的导电性膏的密度,能够减小第1导通导体以及第2导通导体的电阻值。
另外,第8发明所涉及的树脂多层基板的制造方法是在第7发明中,在所述第3工序中,在对所述第1导通孔以及所述第2导通孔填充了导电性膏的情况下,所述导电性膏按照至少具有从所述第2导通孔向上的凸形状的方式伸出,在所述第4工序中,通过以具有比所述导电性膏所伸出的一侧的所述第2导通孔的截面积大的截面积的物体将从所述第2导通孔伸出的所述导电性膏向所述第2导通孔内压入,由此使与所述第2导通导体相接的所述第2树脂层的至少一部分向所述第1导通导体的内部突出。
第8发明中,通过具有比导电性膏伸出的一侧的第2导通孔的截面积大的截面积的物体将从第2导通孔伸出的导电性膏向第2导通孔内压入,能够形成与第2导通导体相接的第2树脂层的至少一部分向第1导通导体的内部突出的形状。由此,从第2导通孔伸出的导电性膏被压入到第1导通孔内以及第2导通孔内,能够提高第1导通孔内以及第2导通孔内的导电性膏的密度,且能够减小第1导通导体以及第2导通导体的电阻值。
另外,第9发明所涉及的树脂多层基板的制造方法是在第8发明中,在未硬化状态的所述第2树脂层的一面粘贴用于保持所述第2树脂层的形状的保持膜,在所粘贴的保持膜,形成与在所述第2树脂层形成的所述第2导通孔相连接的第3导通孔,在所述第3工序中,对所述第1导通孔、所述第2导通孔、所述第3导通孔填充导电性膏,在所述第3工序的结束后,通过从所述第2树脂层将所述保持膜剥离,将在形成于所述保持膜的所述第3导通孔所填充的所述导电性膏作为从所述第2导通孔伸出的所述导电性膏。
在第9发明中,在未硬化状态的第2树脂层的一面粘贴由于保持第2树脂层的形状的保持膜,并在保持膜形成与第2导通孔连接的第3导通孔,通过将保持膜从第2树脂层剥离,能够将填充在第3导通孔中的导电性膏作为从第2导通孔伸出的导电性膏。由此,通过改变保持膜的厚度,能够控制从第2导通孔伸出的导电性膏的量。
另外,第10发明所涉及的树脂多层基板的制造方法是在第7发明中,在所述第4工序中,通过朝所述第1树脂层的方向对所述第2树脂层进行加压,使与所述第2导通导体相接的所述第2树脂层的至少一部分向所述第1导通导体的内部突出。
第10发明中,通过对第2树脂层朝第1树脂层的方向进行加压,与第2导通导体相接的第2树脂层的至少一部分形成为向第1导通导体的内部突出的形状,与第2树脂层的厚度变薄的量相当,导电性膏被压入至第1导通孔内以及第2导通孔内,能够提高第1导通孔内以及第2导通孔内的导电性膏的密度,能够减小第1导通导体以及第2导通导体的电阻值。
另外,第11发明所涉及的树脂多层基板的制造方法是在第7发明中,在所述第1工序中,按照所述第2树脂层的附近部分的锥形角成为比其他部分的锥形角大的方式形成所述第1导通孔。
第11发明中,按照第2树脂层的附近部分的锥形角比其他部分的锥形角大的方式形成第1导通孔,与第2导通导体相接的未硬化状态的第2树脂层的至少一部分基于自重而向第1导通导体的内部折曲,能够形成向第1导通导体的内部突出的形状。
另外,第12发明所涉及的树脂多层基板的制造方法是在第7发明中,在所述第2工序中,在所述第1树脂层的一面层叠了所述第2树脂层后,对所述第1导通孔以及所述第2导通孔进行连通处理。
第12发明中,在第1树脂层的一面层叠了第2树脂层后,对第1导通孔以及第2导通孔进行连通处理,所以,能够确保第1导通孔与第2导通孔的连接。
发明效果
本发明所涉及的树脂多层基板具备:表面电极,其形成在第2树脂层的与层叠在第1树脂层的面为相反侧的面;第1导通导体,其设置在第1树脂层,一端到达第1树脂层的一面;以及第2导通导体,其设置在第2树脂层,一端与表面电极电连接,另一端与第1导通导体电连接,与第2导通导体相接的第2树脂层的至少一部分形成为向第1导通导体的内部突出的形状,所以,第2树脂层与导电性膏的接触面积变大。由此,能够增大第2树脂层与第2导通导体的接合力,能够降低导电性膏以及表面电极从第2树脂层剥离的可能性。
本发明所涉及的树脂多层基板的制造方法包括在硬化状态的第1树脂层中形成第1导通孔,在未硬化状态的第2树脂层中形成第2导通孔,按照第1导通孔与第2导通孔连接的方式在第1树脂层的一面层叠第2树脂层之后,对第1导通孔以及第2导通孔填充导电性膏,所以,在层叠的第1树脂层与第2树脂层的界面不会进入导电性膏,不会减小第1树脂层与第2树脂层之间的绝缘性能。另外,使与第2导通导体相接的第2树脂层的至少一部分向填充了导电性膏的第1导体的内部突出,使导电性膏以及第2树脂层成为硬化状态,与第2导通导体相接的第2树脂层的至少一部分形成为向第1导通导体的内部突出的形状,由此,与第2导通导体相接的第2树脂层的至少一部分向第1导通孔内以及第2导通孔内被压入导电性膏,能够提高第1导通孔内以及第2导通孔内的导电性膏的密度,能够减小第1导通导体以及第2导通导体的电阻值。
附图说明
图1是表示本发明的实施方式1所涉及的树脂多层基板的构成的示意图。
图2是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图3是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图4是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图5是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图6是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图7是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图8是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图9是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图10是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图11是用于说明本发明的实施方式1所涉及的树脂多层基板的制造方法的示意图。
图12是表示安装于母基板的本发明的实施方式1所涉及的树脂多层基板的构成的示意图。
图13是表示不具备基底层的本发明的实施方式1所涉及的树脂多层基板的构成的示意图。
图14是用于说明本发明的实施方式2所涉及的树脂多层基板的制造方法的示意图。
图15是用于说明本发明的实施方式2所涉及的树脂多层基板的制造方法的示意图。
图16是用于说明本发明的实施方式3所涉及的树脂多层基板的导通孔的构成的示意图。
具体实施方式
以下,关于本发明的实施方式中的树脂多层基板以及该树脂多层基板的制造方法,参照附图进行具体说明。以下的实施方式不是用于限定权利要求所记载的发明,不用说,在实施方式中所说明的特征事项的所有组合并不一定是解决手段的必要事项。
(实施方式1)
图1是表示本发明的实施方式1所涉及的树脂多层基板的构成的示意图。如图1所示,实施方式1所涉及的树脂多层基板1依次层叠基底层10、部件内置层(第1树脂层)20、薄层树脂层(第2树脂层)30。基底层10由陶瓷、玻璃、环氧树脂等构成,在两面上分别形成布线图案11a、11b。利用焊锡等的导电性接合材料(未图示)在基底层10的形成有布线图案11a的面上安装IC元件12,在形成有布线图案11b的面上安装多个电子部件13。多个电子部件13是表面安装型的部件,例如芯片电容器、电阻等。布线图案11a经由在基底层10所形成的多个导通导体14,与布线图案11b电连接。另外,在布线图案11a、11b的规定位置,基于确保绝缘性等的理由而形成抗蚀剂层15。
部件内置层20层叠在基底层10的形成有布线图案11b的面上,且内置有所安装的多个电子部件13以及布线图案11b的一部分。部件内置层20由环氧树脂等的热硬化性树脂构成,具有多个电子部件13至少不向外部露出的程度的厚度。另外,在部件内置层20中,形成了在多个导通孔(第1导通孔)21中填充了导电性膏22的多个导通导体(第1导通导体)23。多个导通导体23的一端到达层叠了薄层树脂层30的部件内置层20的一面,另一端与布线图案11b电连接。
薄层树脂层30与部件内置层20相比充分薄,且按照通过与基底层10一起夹持部件内置层20的方式而层叠在部件内置层20的一面上。薄层树脂层30由环氧树脂等的热硬化性树脂构成。在薄层树脂层30中,形成了对多个导通孔(第2导通孔)31填充了导电性膏22的多个导通导体(第2导通导体)33。关于多个导通导体33,其一端与在薄层树脂层30的与层叠于部件内置层20的面为相反侧的面形成的表面电极34电连接,另一端与多个导通导体23电连接。另外,与多个导通导体33相接的薄层树脂层30的一部分形成为向部件内置层20中所形成的多个导通导体23的内部突出的形状35。由此,与多个导通导体33相接的薄层树脂层30的一部分和导电性膏22之间的接触面积变大。由此,薄层树脂层30与多个导通导体33之间的接合力增强,能够降低从薄层树脂层30剥离导电性膏22和表面电极34的可能性。另外,对于表面电极34的规定位置,基于确保绝缘性等的理由而形成有抗蚀剂层36。
图2至图11是用于说明本发明的实施方式1所涉及的树脂多层基板1的制造方法的示意图。图2表示准备了基底层10的状态,图3表示在基底层10安装了多个电子部件13的状态,图4表示在基底层10层叠了部件内置层20的状态,图5表示在部件内置层20形成了多个导通孔21的状态,图6表示将形成了多个导通孔31的薄层树脂层30层叠于部件内置层20上的状态。图7表示相对于多个导通孔21、31进行的连通处理。另外,图8表示在多个导通孔21、31填充了导电性膏22的状态,图9表示导电性膏22从多个导通孔31向上呈凸形状地伸出的状态,图10表示在薄层树脂层30上粘贴了金属箔的状态,图11表示对金属箔进行图案化而形成了表面电极34的状态。
如图2所示,在基底层10的两面上,形成布线图案11a、11b,且在基底层10,形成用于使布线图案11a与布线图案11b进行电连接的多个导通导体14。布线图案11a、11b,能够对在基底层10的各个面的整个面形成的金属层(例如,Cu层),利用光刻法,图案化为规定图案来形成。另外,在布线图案11a、11b上形成的抗蚀剂层15也与布线图案11a、11b相同地,能够利用光刻法来形成。基底层10可以是以FR4为代表的树脂基板,也可以是氧化铝、LTCC(低温烧结陶瓷)等的陶瓷基板。
接下来,如图3所示,在基底层10的形成了布线图案11b的面上,利用焊锡等的导电性接合材料(未图示)来安装多个电子部件13。其后,如图4所示,在基底层10的安装了多个电子部件13的面上,按照将多个电子部件13以及布线图案11b的一部分进行内置的方式形成部件内置层20。部件内置层20是在基底层10的安装了多个电子部件13的面上覆盖未硬化状态的树脂片例如由环氧树脂构成的树脂片,并对该树脂片进行压接,成为硬化状态后来形成。另外,部件内置层20优选在层叠薄层树脂层30前已先成为硬化状态。
接下来,如图5所示,在部件内置层20的规定位置形成多个有底部的导通孔(第1导通孔)21。从部件内置层20侧至基底层10侧,能够通过对部件内置层20的规定位置照射激光来形成多个导通孔21。关于多个导通孔21的截面形状,由于是从部件内置层20侧照射激光,所以随着接近于基底层10而成为直径变小的锥形形状。另外,到达布线图案11b为止形成多个导通孔21。另外,在通过激光来形成多个导通孔21的情况下,进行去污处理,即通过浓硫酸、铬酸或者其混合的酸等来溶解除去多个导通孔21内的残渣。去污处理是湿式处理,所以,在去污处理后使树脂多层基板1干燥。
接下来,如图6所示,将形成了多个导通孔31的薄层树脂层30按照多个导通孔21与多个导通孔31进行连接的方式层叠于部件内置层20。薄层树脂层30由环氧树脂等的热硬化性树脂构成,在层叠于部件内置层20上的时刻点为未硬化状态。由此,在薄层树脂层30粘贴用于保持PET膜等的形状的保持膜38。在保持膜38粘贴于薄层树脂层30的状态下,通过从保持膜38侧照射激光,在薄层树脂层30形成多个导通孔(第2导通孔)31。另外,在薄层树脂层30形成了多个导通孔31的情况下,在保持膜38形成与多个导通孔31连接的多个导通孔(第3导通孔)39。导通孔31、39的截面形状为从保持膜38侧至薄层树脂层30侧直径变小的锥形形状。粘贴了保持膜38的薄层树脂层30按照薄层树脂层30侧与部件内置层20相接的方式粘贴到部件内置层20上。另外,形成为导通孔31的上端侧以及下端侧的直径比导通孔21的上端侧的直径小。在此,导通孔31的下端侧表示与导通孔21连接的一侧,导通孔31的上端侧表示与导通孔21连接的一侧的相反侧。另外,导通孔21的上端侧为与导通孔31连接的一侧。
另外,将形成了导通孔31的薄层树脂层30按照在部件内置层20所形成的导通孔21与导通孔31连接的方式层叠于部件内置层20后,并且,优选通过从保持膜38侧照射激光、插入针(pin)等的手法,对导通孔21、31实施连通处理(开孔处理)。关于具体的连通处理(开孔处理),相对于在部件内置层20层叠的薄层树脂层30,从保持膜38的一侧照射具有至少比导通孔31的直径要大的直径的激光。另外,连通处理(开孔处理)如图7所示,在薄层树脂层30已层叠在部件内置层20的(图7(a))的状态下,从保持膜38的一侧插入具有至少比导通孔31的直径要大的直径的针300(图7(b))。通过连通处理(开孔处理),对与导通孔31相接的未硬化状态的薄层树脂层30的一部分施加向导通孔21的方向的力,与导通孔31相接的薄层树脂层30的一部分变形为向导通孔21的方向突出的形状(图7(c))。
并且,在将薄层树脂层30层叠于部件内置层20时,由于薄层树脂层30为未硬化状态,所以,存在有导通孔31发生崩溃的情况。但是,在将薄层树脂层30层叠于部件内置层20之后,通过进行连通处理(开孔处理),能够确保导通孔21与导通孔31之间的连接。通过进行如图7所示的连通处理,并且对导通孔21、31填充导电性膏,能够形成如图1所示那样的树脂多层基板1。
如图8所示,在已将保持膜38粘贴在薄层树脂层30的状态下,对多个导通孔21、31、39填充导电性膏22。另外,导电性膏22是将银、铜、锡等的金属粉末混在溶剂等中而形成的膏状物。其后,如图9所示,通过将保持膜38从薄层树脂层30剥离,在保持膜38上形成的导通孔39中所填充的导电性膏22成为从多个导通孔31向上呈凸形状伸出的导电性膏22。另外,通过改变保持膜38的厚度,能够控制从多个导通孔31伸出的导电性膏22的量。
接下来,如图10所示,在薄层树脂层30粘贴金属箔40(例如,铜箔)。将金属箔40粘贴到未硬化状态的薄层树脂层30后,通过使薄层树脂层30成为硬化状态,能够使金属箔40与部件内置层20牢固地接合。即,薄层树脂层30作为使金属箔40与部件内置层20进行接合的接合层而发挥作用。并且,在将金属箔40粘贴至薄层树脂层30时,将如图9所示的从多个导通孔31伸出的导电性膏22向多个导通孔31内进行压入。金属箔40由于具有比导电性膏22所伸出的一侧的多个导通孔31的截面积(与金属箔40相接的导通孔31的面中的截面积)要大的截面积,所以,从多个导通孔31伸出的导电性膏22不会残留而能够压入到多个导通孔31内。
通过将从多个导通孔31伸出的导电性膏22压入至多个导通孔31内,针对与多个导通导体33相接的未硬化状态的薄层树脂层30的一部分施加向多个导通孔21的方向的力,与多个导通导体33相接的薄层树脂层30的一部分变形为向多个导通孔21的方向突出的形状。其后,使导电性膏22以及薄层树脂层30成为硬化状态,与多个导通导体33相接的薄层树脂层30的一部分成为向多个导通导体23的内部突出的形状35。另外,在导通孔21、31内,通过压入从多个导通孔31伸出的导电性膏22,能够提高导通孔21、31内的导电性膏22的密度,且能够减小导电性膏22硬化状态下的导通导体23、33的电阻值。
接下来,如图11所示,利用光刻法对金属箔40进行规定图案的图案化后形成表面电极34。其后,如图1所示,在表面电极34的规定位置,利用光刻法形成抗蚀剂层36,并通过焊锡等的导电性接合材料将IC元件12安装在布线图案11a侧的基底层10。
如上所述,本实施方式1所涉及的树脂多层基板1至少具备部件内置层20、层叠在部件内置层20的一面的薄层树脂层30,且与多个导通导体33相接的薄层树脂层30的一部分形成为向多个导通导体23的内部即部件内置层20的平面方向以及厚度方向进行突出的形状35。由此,薄层树脂层30与导电性膏22之间的接触面积变大,薄层树脂层30与多个导通导体33之间的接合力增大,能够降低导电性膏22、表面电极34从薄层树脂层30剥离的可能性。
另外,本实施方式1所涉及的树脂多层基板1的制造方法中,由于在形成了多个导通孔21的部件内置层20上层叠已形成了多个导通孔31的薄层树脂层30后,对多个导通孔21以及多个导通孔31填充导电性膏22,所以,层叠的部件内置层20与薄层树脂层30之间的界面不会进入导电性膏22,不会减小部件内置层20与薄层树脂层30之间的绝缘性能。并且,本实施方式1所涉及的树脂多层基板1的制造方法中,由于使与多个导通导体33相接的薄层树脂层30的一部分向填充了导电性膏22的多个导通导体23的内部的方向进行突出,使导电性膏22以及薄层树脂层30成为硬化状态,所以,与导通导体33相接的薄层树脂层30的一部分能够形成向导通导体23的内部突出的形状。由此,与导通导体33相接的薄层树脂层30的一部分将导电性膏22压入到多个导通孔21、31内,能够提高多个导通孔21、31内的导电性膏22的密度,能够减小导通导体23、33的电阻值。
另外,本实施方式1所涉及的树脂多层基板1能够安装于基板。图12是表示安装于母基板的本发明的实施方式1所涉及的树脂多层基板1的构成的示意图。如图12所示,树脂多层基板1通过在表面电极34形成焊锡凸块41,使该焊锡凸块41与母基板42上形成的电极43相连接来安装于母基板42。在此,母基板42是安装多个树脂多层基板1、电子部件13,并且各自电连接的电子电路基板。
另外,本实施方式1所涉及的树脂多层基板1并不限于如图1所示那样的具备基底层10的基板,也可以是不具备基底层10的树脂多层基板1。图13是表示不具备基底层10的本发明的实施方式1所涉及的树脂多层基板1的构成的示意图。如图13所示,树脂多层基板1依次层叠部件内置层20、薄层树脂层30,不具备基底层10。部件内置层20在与层叠薄层树脂层30的面相反侧的面上设置布线图案25,并内置该布线图案25所安装的多个电子部件13。关于其他的构成,与图1所示的树脂多层基板1的构成相同,所以,对相同构成要素赋予相同符号并省略其详细说明。
(实施方式2)
图14以及图15是用于说明本发明的实施方式2所涉及的树脂多层基板1的制造方法的示意图。图14表示在相连接的导通孔21、31中填充了导电性膏22后的薄层树脂层30粘贴金属箔40,并向薄层树脂层30的方向对金属箔40加压的状态;图15表示向薄层树脂层30的方向对金属箔40加压后的状态。本实施方式2所涉及的树脂多层基板1的制造方法中,除不对薄层树脂层30粘贴保持膜38而将薄层树脂层30单体层叠于部件内置层20以外,均与从图2至图8所示的实施方式1的制造方法相同,所以,省略详细说明。另外,在图14以及图15中,对树脂多层基板1所形成的相连接的导通导体23、33与其附近部分进行图示,其他的构成与图1所示的树脂多层基板1的构成相同,故省略图示。
如图14所示,在相连接的导通孔21、31内填充了导电性膏22后的薄层树脂层30上粘贴金属箔40,向箭头51的方向(薄层树脂层30的方向)对金属箔40进行加压。沿箭头51的方向对金属箔40进行加压时,未硬化状态的薄层树脂层30的厚度变薄并且沿箭头52的方向进行扩散。如图15所示,沿箭头52的方向进行了扩散的薄层树脂层30被压入到导通导体23、33的内部。被压入到导通导体23、33的内部的薄层树脂层30接受箭头51的方向的加压,成为从导通导体33向导通导体23的箭头53的方向突出。即,通过对金属箔40沿箭头51的方向进行加压,薄层树脂层30被向部件内置层20的方向加压,与导通导体33相接的薄层树脂层30的一部分成为向导通导体23的内部突出的形状35。以后的制造方法与图11中所示的制造方法相同,所以,省略其详细说明。
如上所述,本发明的实施方式2所涉及的树脂多层基板1通过对在相连接的导通孔21、31填充导电性膏22后的薄层树脂层30向部件内置层20的方向进行加压,与导通导体33相接的薄层树脂层30的一部分形成向导通导体23的内部突出的形状35。由此,接受加压而薄层树脂层30的厚度变薄,相应地导电性膏22被压入导通孔21、31内,能够提高导通孔21、31内的导电性膏22的密度,能够减小导通导体23、33的电阻值。
(实施方式3)
图16是表示本发明的实施方式3所涉及的树脂多层基板1的导通孔21、31的构成的示意图。另外,在图16中,对树脂多层基板1中所形成的相连接的导通导体23、33与其附近部分进行了图示,其他的构成由于是与图1所示的树脂多层基板1的构成相同,故省略图示。另外,在图16中,为了说明,图示了导通孔21的锥形角呈阶段性变化的示例,在实际的树脂多层基板1中,导通孔21的锥形角呈连续性变化。另外,锥形角是指,垂直于形成了布线图案11b的基底层10的面的垂线与形成了导通孔21的部件内置层20的面所构成的角度。
如图16所示,在部件内置层20所形成的导通孔21中,锥形角从布线图案11b附近至薄层树脂层30的附近为止的距离间,成为依次变大的角度α、角度β、角度γ(α<β<γ)。另外,导通孔21的锥形角并不限于按3阶段变大的情况,至少只要薄层树脂层30的附近部分的锥形角比其他部分的锥形角大即可,可以为以2阶段变大的情形,也可以为连续性变大的情形。
通过将导通孔21的在薄层树脂层30的附近部分的锥形角设为比其他部分的锥形角大,去除用于对导通导体33相接的薄层树脂层30的一部分提供支撑的部件内置层20。由于没有支撑的部件内置层20,与导通导体33相接的薄层树脂层30的一部分为未硬化状态,所以,基于自重而向导通导体23的内部折曲,形成为向导通导体33至导通导体23的方向而突出的形状。即,在本实施方式3所涉及的树脂多层基板1中,不需要进行将薄层树脂层30向部件内置层20的方向进行加压等的工序,形成薄层树脂层30的附近部分的锥形角比其他部分的锥形角要大的导通孔21,由此,与导通导体33相接的薄层树脂层30的一部分能够形成为向导通导体23的内部突出的形状35。
如上所述,在本实施方式3所涉及的树脂多层基板1中,按照薄层树脂层30的附近部分的锥形角比其他部分的锥形角大的方式来形成多个导通孔21。由此,与导通导体33相接的薄层树脂层30的一部分形成为向导通导体23的内部突出的形状35,所以,薄层树脂层30与导电性膏22的接触面积变大。由此,薄层树脂层30与导通导体33之间的接合力增大,能够降低导电性膏22与表面电极34从薄层树脂层30剥离的可能性。
另外,在实施方式1至3所涉及的树脂多层基板1中,并不限于形成与多个导通导体33相接的薄层树脂层30的所有的部分大致均匀地向多个导通导体23的内部突出的形状35的情况,也可以是:与多个导通导体33相接的薄层树脂层30的至少一部分形成为向多个导通导体23的内部突出的形状35的情况。
符号说明
1           树脂多层基板
10          基底层
20          部件内置层
30          薄层树脂层
11a、11b    布线图案
12          IC元件
13          电子部件
14、23、33  导通导体
15、36      抗蚀剂层
21、31      导通孔
22          导电性膏
34          表面电极
35          向导通导体的内部突出的形状
38          保持膜

Claims (12)

1.一种树脂多层基板,具备内置电子部件的第1树脂层与在该第1树脂层的一面上层叠并且比所述第1树脂层薄的第2树脂层,所述树脂多层基板的特征在于具备: 
表面电极,其形成在所述第2树脂层的与层叠在所述第1树脂层的面为相反侧的面; 
第1导通导体,其设置在所述第1树脂层,一端到达所述第1树脂层的所述一面;以及 
第2导通导体,其设置在所述第2树脂层,一端与所述表面电极电连接,另一端与所述第1导通导体电连接, 
与所述第2导通导体相接的所述第2树脂层的至少一部分形成为向所述第1导通导体的内部突出的形状。 
2.根据权利要求1所述的树脂多层基板,其特征在于, 
具备在至少一面上形成有布线图案的基底层, 
在形成有所述布线图案的所述基底层的一面上依次层叠所述第1树脂层、所述第2树脂层,所述布线图案与所述第1导通导体电连接。 
3.根据权利要求1所述的树脂多层基板,其特征在于, 
具备布线图案,该布线图案形成在所述第1树脂层的与所述第2树脂层进行层叠的面为相反侧的面上, 
所述电子部件安装于所述布线图案。 
4.根据权利要求2所述的树脂多层基板,其特征在于, 
在所述基底层的至少一面上安装电子部件,并且将所安装的所述电子部件内置于所述第1树脂层中。 
5.根据权利要求1至4中任意一项所述的树脂多层基板,其特征在于, 
所述表面电极与形成在母基板的电极电连接 ,
所述母基板是用于安装所述树脂多层基板的电子电路基板。 
6.根据权利要求1至4中任意一项所述的树脂多层基板,其特征在于, 
所述第1导通导体按照在所述第2树脂层的附近部分的锥形角比其他部分的锥形角大的方式来形成。 
7.一种树脂多层基板的制造方法,该树脂多层基板具备内置电子部件的第1树脂层与在该第1树脂层的一面上层叠并且比所述第1树脂层薄的第2树脂层, 
所述树脂多层基板的制造方法的特征在于包括: 
第1工序,在硬化状态的第1树脂层形成第1导通孔; 
第2工序,在未硬化状态的第2树脂层形成第2导通孔,按照所述第1导通孔与所述第2导通孔相连接的方式在所述第1树脂层的一面上层叠所述第2树脂层; 
第3工序,对所述第1导通孔以及所述第2导通孔填充导电性膏,形成第1导通导体以及第2导通导体; 
第4工序,使与所述第2导通导体相接的所述第2树脂层的至少一部分向所述第1导通导体的内部突出;以及 
第5工序,使所述导电性膏以及所述第2树脂层成为硬化状态。 
8.根据权利要求7所述的树脂多层基板的制造方法,其特征在于, 
在所述第3工序中, 
在对所述第1导通孔以及所述第2导通孔填充了导电性膏的情况下,所述导电性膏按照至少具有从所述第2导通孔向上的凸形状的方式伸出, 
在所述第4工序中, 
通过用具有比所述导电性膏所伸出的一侧的所述第2导通孔的截面积大的截面积的物体将从所述第2导通孔伸出的所述导电性膏向所述第2导通孔内压入,从而使与所述第2导通导体相接的所述第2树脂层的至少一部分向所述第1导通导体的内部突出。 
9.根据权利要求8所述的树脂多层基板的制造方法,其特征在于, 
在未硬化状态的所述第2树脂层的一面粘贴用于保持所述第2树脂层的形状的保持膜,在所粘贴的保持膜,形成与在所述第2树脂层形成的所述第2导通孔相连接的第3导通孔, 
在所述第3工序中,对所述第1导通孔、所述第2导通孔、所述第3导通孔填充导电性膏, 
在结束所述第3工序后,通过从所述第2树脂层将所述保持膜剥离,将在形成于所述保持膜的所述第3导通孔所填充的所述导电性膏作为从所述第2导通孔伸出的所述导电性膏。 
10.根据权利要求7所述的树脂多层基板的制造方法,其特征在于, 
在所述第4工序中, 
通过朝所述第1树脂层的方向对所述第2树脂层进行加压,使与所述第2导通导体相接的所述第2树脂层的至少一部分向所述第1导通导体的内部突出。 
11.根据权利要求7所述的树脂多层基板的制造方法,其特征在于, 
在所述第1工序中, 
按照所述第2树脂层的附近部分的锥形角比其他部分的锥形角大的方式形成所述第1导通孔。 
12.根据权利要求7所述的树脂多层基板的制造方法,其特征在于, 
在所述第2工序中, 
在所述第1树脂层的一面层叠了所述第2树脂层后,对所述第1导通孔以及所述第2导通孔进行连通处理。 
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014175850A2 (en) * 2012-10-26 2014-10-30 Applied Materials, Inc. Combinatorial masking
TWI565378B (zh) * 2012-12-31 2017-01-01 三星電機股份有限公司 電路板及其製造方法
JP5999063B2 (ja) * 2013-10-08 2016-09-28 株式会社村田製作所 セラミック多層基板
CN205902230U (zh) * 2013-11-07 2017-01-18 株式会社村田制作所 多层基板
US9510454B2 (en) 2014-02-28 2016-11-29 Qualcomm Incorporated Integrated interposer with embedded active devices
KR101983168B1 (ko) 2014-04-08 2019-05-28 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
JP2016004889A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板
US9281284B2 (en) * 2014-06-20 2016-03-08 Freescale Semiconductor Inc. System-in-packages having vertically-interconnected leaded components and methods for the fabrication thereof
CN109673112B (zh) * 2017-10-13 2021-08-20 鹏鼎控股(深圳)股份有限公司 柔性电路板以及柔性电路板的制作方法
JP6863244B2 (ja) * 2017-11-20 2021-04-21 株式会社村田製作所 電子部品および電子部品の製造方法
WO2020045528A1 (ja) * 2018-08-31 2020-03-05 株式会社村田製作所 配線基板およびモジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1640216A (zh) * 2002-02-22 2005-07-13 株式会社藤仓 多层线路基板、多层线路基板用基材、印刷线路基板及其制造方法
CN101313637A (zh) * 2005-12-12 2008-11-26 松下电器产业株式会社 用于制造电路基板的中间材以及使用其的电路基板的制造方法
CN101352109A (zh) * 2006-02-22 2009-01-21 揖斐电株式会社 印刷线路板及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722223B2 (ja) * 1985-08-24 1995-03-08 ソニー株式会社 フレキシブル配線基板の接続装置および接続方法
JPH01302792A (ja) * 1988-05-30 1989-12-06 Sharp Corp 両面配線回路基板の両面回路接続方法
JP2001244636A (ja) * 2000-03-01 2001-09-07 Ibiden Co Ltd プリント配線板
JP2002026520A (ja) * 2000-07-06 2002-01-25 Matsushita Electric Ind Co Ltd 多層配線基板及びその製造方法
JP2003069228A (ja) * 2001-08-23 2003-03-07 Ibiden Co Ltd 樹脂充填用マスクおよび多層プリント配線板の製造方法
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
JP4009080B2 (ja) * 2001-10-02 2007-11-14 イビデン株式会社 配線板およびその製造方法
JP2003124380A (ja) 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュールおよびその製造方法
JP4059085B2 (ja) * 2003-01-14 2008-03-12 松下電器産業株式会社 高周波積層部品およびその製造方法
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
JP5236379B2 (ja) * 2007-08-24 2013-07-17 日本特殊陶業株式会社 Ic検査装置用基板及びその製造方法
JP2009060076A (ja) * 2007-08-31 2009-03-19 Samsung Electro Mech Co Ltd 多層プリント基板の製造方法
US8431832B2 (en) * 2007-11-28 2013-04-30 Kyocera Corporation Circuit board, mounting structure, and method for manufacturing circuit board
CN101911847B (zh) 2007-12-25 2012-07-18 株式会社村田制作所 多层配线基板的制造方法
US8925192B2 (en) * 2009-06-09 2015-01-06 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1640216A (zh) * 2002-02-22 2005-07-13 株式会社藤仓 多层线路基板、多层线路基板用基材、印刷线路基板及其制造方法
CN101313637A (zh) * 2005-12-12 2008-11-26 松下电器产业株式会社 用于制造电路基板的中间材以及使用其的电路基板的制造方法
CN101352109A (zh) * 2006-02-22 2009-01-21 揖斐电株式会社 印刷线路板及其制造方法

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