CN102474243A - 占空比校正器和占空比校正方法 - Google Patents

Abstract

本发明涉及一种用于从输入时钟信号生成具有所需占空比的输出时钟信号的占空比校正器(10)。该占空比校正器包括用于从输入时钟信号生成脉冲时钟信号的脉冲生成级(52，54，56)。该脉冲生成级将输入时钟信号的上升沿转换成脉冲，各个脉冲都短于所需占空比乘以时钟周期。该占空比校正器还包括用于从脉冲时钟信号生成输出时钟信号的脉冲展宽级(12，14，16，20，26，70)，该脉冲展宽级将脉冲时钟信号的下降沿延迟受控的延迟。该占空比校正器(10)可包括用于生成与输出时钟信号的占空比相关联的控制信号的占空比检测器(34，36，38，40，42，44)，以及用于将控制信号递送至脉冲展宽级(12，14，16，20，26，70)，以便在占空比小于所需占空比时增大受控的延迟且在占空比大于所需占空比时减小受控的延迟的反馈路径(50)。本发明还涉及一种从输入时钟信号生成具有所需占空比的输出时钟信号的方法。

Description

占空比校正器和占空比校正方法

技术领域

本发明涉及用于从输入时钟信号生成具有所需占空比的输出时钟信号的占空比校正器。

本发明还涉及包括这种占空比校正器的同步电路。

本发明还涉及从输入时钟信号生成具有所需占空比的输出时钟信号的方法。

背景技术

在同步数字系统中，系统中不同的部件借助时钟信号来同步。时钟信号是一连串高和低的数值。通常，高数值由高电压电平提供，而低数值由低电压电平提供。时钟信号通常是周期性的，这是为了简化且最大化由同步电路执行的每秒的操作数量。时钟信号可采用方波、正弦波、脉冲串或任何其他在低数值(低)和高数值(高)之间振荡的函数的形式。时钟信号从低到高和从高到低的转变分别被称为上升沿和下降沿。同步数字系统的部件可仅由上升沿或仅由下降沿或同时由上升沿和下降沿触发。时钟信号的周期及其倒数分别被称为时钟周期和时钟频率。例如，时钟周期和时钟频率分别可以秒和赫兹来测量。上升沿以及后续下降沿之间的时间除以时钟周期被称为时钟信号的占空比。在采用时钟信号的上升和下降沿的同步系统中，占空比不能太小也不能太大。通常，希望占空比约为50％。在时钟信号不是方波的情况下，可例如通过在时钟信号分别从低至高或从高至低时，参考时钟信号的值是其低值和其高值的平均值的时刻来定义上升沿和下降沿。

可用的时钟信号不一定具有所需占空比。例如，时钟会生成具有30％占空比的时钟信号，该时钟信号适于同步系统中的大部分部件，而该系统中的某一部件可能需要50％的占空比。在另一示例中，最初具有50％占空比的时钟信号在时钟树中传送。时钟树的部件会影响时钟信号的质量，使得传送至同步数字系统的特定部件的时钟信号的占空比不是50％。在上述情况下，具有50％的所需占空比的时钟信号可借助占空比校正器从原始时钟信号中恢复。占空比校正器接收原始时钟信号(输入时钟信号)，并从其生成具有与输入时钟信号的频率相同并具有所需占空比的输出信号。

参考图1至4，其示出根据现有技术的用于从输入时钟信号生成具有所需占空比的输出时钟信号的方法和电路。输入时钟信号CLKIN和输出时钟信号CLK_50都以根据时间t在低值和高值之间周期性振荡的电压V的形式来提供。在长度为T1的时间间隔内，输入时钟信号CLKIN是高值。在长度为T2的时间间隔内，输入时钟信号CLKIN是低值。时钟周期是T＝T1+T2。输入时钟信号CLKIN的占空比是T1/T。

现在具体参考图1，输入时钟信号的占空比T1/T是20％。通过基本上没有延迟地传送上升沿，同时将下降沿延迟时钟周期T的30％来进行传送，从而从输入时钟信号CLKIN生成输出时钟信号CLK_50。因此输出时钟信号CLK_50具有所需的50％的占空比T1’/T。当然，可以以此方式调整输入时钟信号CLKIN的下降沿的延迟，以便获得具有所需值的输出时钟信号CLK_50的占空比。

现在具体参考图2，输入时钟信号CLKIN的占空比是T1/T＝80％。通过延迟CLKIN的上升沿，同时基本上没有延迟地传送下降沿，从而从CLKIN生成具有50％的占空比T1’/T的输出时钟信号CLK_50。因此生成的输出时钟信号CLK_50的上升沿相对于输入时钟信号CLKIN的相应上升沿看起来被延迟时间段Δt，该时间段Δt在本示例中是时钟周期T的30％。该延迟Δt取决于输入时钟信号的占空比和所需占空比之间的差异。在这点上，输出时钟信号CLK_50相对于输入时钟信号CLKIN具有未规定的延迟Δt。这会在同步数字系统中是有问题的，因为其通常需要在时钟树的不同点处的上升沿同时发生。换言之，输出时钟信号CLK_50相对于输入时钟信号CLKIN具有未确定的相。

Huang等人已经在“低功率50％占空比校正器(Low-Power 50％Duty Cycle Corrector)”(电路和系统(circuit and systems)，2008年，2362至2365页)中提出一种占空比校正器，其用于执行参考图1和2的上述方法。参考图3简要说明该占空比校正器。占空比校正器10包括在节点12处具有输入且在节点26处具有输出的控制级14，16，18，20，22，24；在节点26处具有输入且在节点34处具有输出的缓冲链28，30，32；在节点34处具有输入且在节点58处具有输出的占空比检测器36，38，40，42，44，46，48；以及从节点58至控制级的PMOS晶体管18的栅极以及NMOS晶体管20的栅极的反馈路径50。控制级14，16，18，20，22，24实际上是CMOS反相器，其包括PMOS晶体管14和NMOS晶体管16，其中，PMOS晶体管14的源极通过PMOS晶体管18耦接至高偏置电位22，同时NMOS晶体管16通过NMOS晶体管20耦接至低偏置电位24。如果晶体管18和20都完全导通，则控制级将简单地通过高到低和低到高的转换，来将在节点12接收的时钟信号CLKIN反相，以在节点26处递送反相的时钟信号。但是，通过占空比检测器，晶体管18和20借助电容器40生成的控制电压VCTL而被进行控制。VCTL越高，则NMOS晶体管20的电导率越高，且PMOS晶体管18的电导率越低。相反，VCTL越低，则PMOS晶体管18的电导率越高且NMOS晶体管20的电导率越低。因此，通过变化VCTL，可以控制控制级12，14，16，20，26的上升时间和下降时间。更具体来说，VCTL越高，则节点26处的高到低的转换越快且节点26处的低到高的转换越慢。相反，VCTL越低，则低到高的转换越快且高到低的转换越慢。根据VCTL的值，控制级由此主要地延迟输入时钟信号CLKIN的上升沿或下降沿，从而产生原始输出时钟信号CLKR。如果输入时钟信号CLKIN是方波，则原始输出时钟信号CLKR不是方波。通过将CLKR穿过缓冲链28，30，32来从CLKR中恢复方波信号CLK_50。

占空比检测器包括电容器40、第一电流源36、第二电流源38、耦接至第一电流源36的PMOS晶体管42、以及耦接至第二电流源38的NMOS晶体管44。其耦接在高偏置电平46和低偏置电平48之间，并如下操作。当节点34(即缓冲链28，30，32的输出)处的电势为高时，NMOS晶体管44导通而PMOS晶体管42截止，且第二电流源38降低电容器40处的电压。相反，当节点34处的电势为低时，PMOS晶体管42导通而NMOS晶体管44截止，且第一电流源36提高电容器40处的电压。当输出时钟信号CLK_50的占空比是50％时，电容器40处的电压在一个时钟周期上被平均时将保持恒定。

控制级、缓冲链、占空比检测器以及反馈路径50一起构成一个闭环电路，其使控制电压VCTL辐合到平均值，使得输出时钟信号CLK_50呈现50％的占空比。例如通过利用分别产生电流I1和I2的电流源36，38来实现不是50％的占空比，使得T1×I1＝T2×I2，其中T1和T2分别是所需输出信号中的高和低持续时间。

图4说明利用图3中所示的现有技术的占空比校正器从输入时钟信号CLKIN获得的输出时钟信号CLKOUT。在曲线图(a)，(b)和(c)中，输入时钟信号CLKIN的占空比分别是80％，50％和20％。在曲线图(a)中，输出时钟信号CLKOUT相对于输入时钟信号CLKIN延迟时钟周期的30％。

发明内容

如随附权利要求中所述，本发明提供一种占空比校正器和占空比校正方法。

本发明的具体实施例阐述于从属权利要求中。

参考以下说明的实施例将使本发明的这些和其他方面变得显而易见且清楚明了。

附图说明

参考附图，仅通过举例的方式说明本发明的进一步的细节、方面和实施例。出于简化和清楚的目的，附图中所示元件无需按比例绘制。在整个附图中，相同的附图标记表示相同或相似的元素。

图1示意性示出从具有小于50％的占空比的时钟信号生成具有50％的占空比的时钟信号。

图2示意性示出从具有大于50％的占空比的时钟信号生成具有50％的占空比的时钟信号。

图3示意性示出现有技术的占空比校正器的一个示例。

图4示意性示出利用图3中所示的占空比校正器而实验地生成的时钟信号的曲线图。

图5示意性示出同步数字系统的一个示例。

图6示意性示出在图5中所示的同步数字系统中生成具有所需占空比的时钟信号。

图7示意性示出从具有较大占空比的时钟信号生成具有50％的占空比的时钟信号。

图8示意性示出从具有较小占空比的时钟信号生成具有50％的占空比的时钟信号。

图9示意性示出包括脉冲生成级的占空比校正器的一个示例。

图10示意性示出由图9所示的占空比校正器生成的时钟信号的曲线图。

图11是示出占空比校正方法的一个示例的示意性流程图。

具体实施方式

因为实施本发明的设备大多由本领域技术人员熟知的电子部件和电路构成，所以为了理解和认知本发明的基本概念，以便不混淆或分散本发明的教导，除非认为必要，否则将不会详细说明电路细节。

图5中示出同步数字系统60的一个示例，其例如包括彼此可操作地耦接的处理单元62和存储器64。原始时钟信号RAW_CLK通过包括节点52、66和68的时钟树被馈送到处理单元62和存储器64，从而分别为处理单元62和存储器64提供时钟信号CLK和CLK_50。到存储器64的时钟分支包括占空比校正器10，其将在下文参考图7至11进行说明。

馈送到处理单元62和存储器64的时钟信号CLK和CLK_50示意性地描绘于图6中。原始时钟信号RAW_CLK具有20％的占空比T1/(T1+T2)。递送至处理单元62的时钟信号CLK与原始时钟信号RAW_CLK的不同点仅在于其通过时钟树引起的延迟D0而被推迟。递送至存储器64的时钟信号CLK_50(特别是其上升沿)与原始时钟信号RAW_CLK的不同点在于其通过时钟树的特定分支引起的延迟D0′被推迟，以及还在于其占空比已由占空比校正器10(具有固有延迟D0″，因此D0′+D0″＝D0)校正为T1’/’(T1′+T2′)＝50％。应当指出的是，在所示示例中，时钟信号CLK的上升沿与时钟信号CLK_50的上升沿同步，以确保处理单元62和存储器64之间适当的交互。

除图5中所示的特定示例性架构之外，占空比校正时钟信号可用于其他占空比检测子电路中，例如存储器、处理器和其他单沿或双沿触发电路块，其中上升沿与时钟信号和其他子电路的上升沿同步。这同样适用于下降沿触发电路。

参考图7至11，其示出用于从输入时钟信号生成具有所需占空比的输出时钟信号的方法以及相应装置。

具体参考图7，其示出用于具有大于50％的占空比的输入时钟信号的情况的方法。在该示例中，与说明书的其他示例相同，输入时钟信号CLKIN以及输出时钟信号CLK_50和中间信号都由电压V提供，该电压V根据时间t变化。在该方法中，输入时钟信号CLKIN的上升沿转换成脉冲，从而从输入时钟信号CLKIN生成脉冲时钟信号PULSE。在这点上，术语“转换”应以广义解释。特别地，其可包括检测输入时钟信号CLKIN的上升沿，并根据上升沿的检测来触发脉冲。或者或另外地，其可包括对输入时钟信号CLKIN进行整形。各个脉冲都比所需占空比乘以时钟周期T短。脉冲可相对于输入时钟信号的原始上升沿延迟固定的第一延迟。在所示示例中，第一延迟太短而不能从图中看出。即，在所示示例中，输入时钟信号CLKIN的上升沿以及脉冲信号PULSE的上升沿近似同时地发生。通过将脉冲时钟信号PULSE的下降沿延迟受控的延迟，而从脉冲时钟信号PULSE生成输出时钟信号CLK_50。本文中，受控的延迟也被称为第三延迟。脉冲时钟信号的上升沿延迟固定的第二延迟。第三延迟大于第二延迟。在曲线图中，第二延迟太短而不能辨别。第一延迟和第二延迟在它们是设计常量而不是受控的量的意义上是固定的。当然，它们可随诸如温度的外部参数的变化而变化。对于大多数应用来说，有利地是第一延迟和第二延迟尽可能短，理想的情况下应为零。选择第二延迟和第三延迟之间的差异，使得最终的时钟信号CLK_50的占空比T1’/T具有所需值。在所示示例中，所需占空比是50％。在该示例中，输出时钟信号的上升沿相对于输入时钟信号的上升沿的延迟是第一延迟和第二延迟之和，且其与时钟周期相比短。在这点上，“短”例如是指小于以下数值：时钟周期的10％，3％，1％，0.3％或0.1％。与参考图1至3在上文说明的现有技术的占空比校正器相反，输出时钟信号的上升沿相对于输入时钟信号的上升沿的延迟与输入时钟信号的占空比无关。

图8示出用于具有小于所需占空比的输入时钟信号CLKIN的情况的方法。在本示例中，所需占空比依然是50％，但输入时钟信号CLKIN仅具有20％的占空比。并且，与参考图7在上文说明的情况相同，输入时钟信号的上升沿转换为脉冲，从而获得脉冲时钟信号PULSE。与图7中所示相同，各个脉冲都短于所需占空比(在本示例中是50％)乘以时钟周期T。各个脉冲都相对于输入时钟信号CLKIN的原始上升沿(即，最初生成脉冲的上升沿)延迟固定的第一延迟，该第一延迟在本示例中与时钟周期T相比短到可以忽略。随后将脉冲时钟信号PULSE的上升沿和下降沿分别延迟(如参考图7在上文所述的)固定的第二延迟(在本示例中可忽略)和受控的第三延迟D，从而获得具有所需50％占空比的输出时钟信号CLK_50。

注意到本方法实际上不同于US 6,882,196B2中公开的占空比校正方法，特别在于通过“整形”脉冲信号PULSE而生成输出时钟信号CLK_50。更具体而言，输出时钟信号CLK_50基于脉冲信号PULSE的上升沿和下降沿来生成。脉冲信号PULSE的上升沿转换成输出时钟信号CLK_50的上升沿。脉冲时钟信号PULSE的下降沿转换成输出时钟信号CLK_50的下降沿。相反，在根据US 6,882,196B2的方法中，输出时钟信号的下降沿通过脉冲信号中的延迟沿触发，其中延迟沿是下降沿或上升沿，但是输出时钟信号的上升沿由输入时钟信号的上升沿触发。

现在参考图9，其示意性并以简化的方式示出一种占空比校正器10，其用于从输入时钟信号CLKIN生成具有所需占空比的输出时钟信号CLK_50。占空比校正器10与参考图3说明的现有技术中的占空比校正器10的不同之处主要在于其包括脉冲生成级52，54，56，其用于从输入时钟信号CLKIN生成脉冲时钟信号PULSE。脉冲生成级52，54，56适于将输入时钟信号CLKIN的上升沿转换成脉冲，各个脉冲都短于所需占空比乘以时钟周期(即短于输入时钟信号CLKIN的所需高时间)。此外，各个脉冲都相对于输入时钟信号的原始上升沿延迟固定的第一延迟。该第一延迟可尽可能短且与时钟周期相比可忽略。例如，第一延迟可短于时钟周期的10％，3％，1％，0.3％或0.1％。第一延迟在其作为设计特性的意义上是固定的。特别地，第一延迟不受控制回路的控制。在所示示例中，脉冲生成级52，54，56包括延迟和反相分支54，其用于延迟并反相输入时钟信号CLKIN，从而生成反相且延迟的时钟信号。脉冲生成级52，54，56还包括AND(与)门或NAND(与非)门56，其设置为接收输入时钟信号作为第一输入，并接收反相且延迟的输入时钟信号作为第二输入。因此门56当且仅当第一输入和第二输入都为高时才输出高(采用AND门时)或低(采用NAND门时)，这是当且仅当输入时钟信号为高且延迟输入时钟信号为低的情况，即当输入时钟信号CLKIN从低到高时的情况。在本示例中，门56是NAND门且最终的脉冲是低脉冲。因此与图7和8中所绘制的脉冲时钟信号PULSE相比，图9中的脉冲时钟信号PULSE是反相的。换言之，图7和8中所示的脉冲时钟信号PULSE的高对应于图9中所示的脉冲时钟信号PULSE的低，反之亦然。如果门56是AND门，则最终的脉冲将为高脉冲。脉冲的持续时间由在延迟和反相分支54中施加在输入时钟信号CLKIN上的延迟决定。

由脉冲生成级52，54，56递送的脉冲时钟信号PULSE可输入至图3中所示的占空比校正器10。但是，在本示例中，脉冲时钟信号PULSE被馈送至在节点12输入并在节点70输出的修正电路。本文中的修正电路12，14，16，20，26，70被称为脉冲展宽级，且将在下文进行说明。

回顾图3中所示的电路，其适于延迟上升沿以及下降沿以修正占空比。相反，图9中所示的在节点12输入并在节点70输出的该脉冲展宽级12，14，16，20，26，70适于基本上没有延迟地传送上升沿且基本上仅对下降沿进行延迟。适用于反相信号的等效设计基本上延迟上升沿并且没有不必要的延迟地传送下降沿。图9中所示的脉冲展宽级12，14，16，20，26，70通过将脉冲时钟信号PULSE的下降沿延迟受控的延迟，而从脉冲时钟信号PULSE生成输出时钟信号CLK_50。通过固定的第二延迟来延迟上升沿，且该第二延迟短于该受控的延迟。第一延迟以及第二延迟与时钟周期相比短到可忽略，但是受控的延迟通常是不可忽略的，且决定最终输出信号CLK_50的占空比。

脉冲展宽级12，14，16，20，26，70包括控制级12，14，16，20，26，其用于从脉冲时钟信号生成原始输出时钟信号CLKR。控制级12，14，16，20，26具有可控上升时间或可控下降时间。换言之，在节点26处的低到高转换的持续时间或高到低转换的持续时间是可控的。在所示示例中，节点26处的下降时间(即从高偏置电势22到低偏置电势24的转换的持续时间)由控制电压VCTL控制。控制级12，14，16，20，26包括类似于参考图3所述的CMOS反相器的CMOS反相器12，14，16，26。CMOS反相器12，14，16，26包括输出高电平(高偏置电势22)的第一PMOS晶体管14以及输出低电平(低偏置电势24)的第一NMOS晶体管16。在本示例中，控制级12，14，16，20，26还包括耦接在第一NMOS晶体管16的源极以及低偏置电势24之间的第二NMOS晶体管20，以便控制级的下降时间根据第二NMOS晶体管20处的栅源电压。在另一设计中，其中，脉冲时钟信号PULSE由高脉冲构成，第二PMOS晶体管(类似于图3中的PMOS晶体管18)可耦接在第一PMOS晶体管14的源极以及高偏置电势22之间，以便控制级的上升时间根据第二PMOS晶体管处的栅源电压。与参考图3在上文说明的设计相反，第一PMOS晶体管14的源极短接到高偏置电势22。由此最小化在节点26处的上升时间以及上文介绍的第二延迟。在上述另一设计中，其中，控制级包括第二PMOS晶体管(类似于图3中的PMOS晶体管18)，以控制控制级的上升时间而不是其下降时间，第一NMOS晶体管16的源极可短接到低偏置电势24。

脉冲展宽级12，14，16，20，26，70还包括精化级(refinement stage)28，30，其用于从原始输出时钟信号CLKR生成输出时钟信号CLK_50。注意到，在所示示例中，在节点26处由控制级递送的原始输出时钟信号CLKR不是方波，因为控制级的高到低的转换被展宽。精化级28，30可适于对原始输出时钟信号CLKR进行整形，以便获得例如方波形式的输出时钟信号CLK_50。为此，精化级可包括以下至少一种：缓冲器、放大器、比较器、或施密特触发器。这些元件中的每一个都是反相或正相的。在所示示例中，精化级包括串联耦接的第一缓冲器28和第二缓冲器30。输出时钟信号CLK_50在第二缓冲器30的输出处的节点70处被递送。

第三缓冲器32将输出时钟信号CLK_50传送至占空比检测器34，36，38，40，42，44，46，48。占空比检测器根据输出时钟信号CLK_50的占空比生成控制信号。在本示例性设计中，控制信号由控制电压VCTL提供。反馈路径50将控制信号递送到脉冲展宽级12，14，16，20，26，70，以便在输出时钟信号CLK_50的占空比小于所需占空比时增大受控的延迟，且在该占空比大于所需占空比时降低受控的延迟。在所示示例中，受控的延迟是由控制级14，16，20，26引起的上升沿延迟与可能由精化级28，30引起的固定的额外延迟的和。占空比检测器34，36，38，40，42，44包括：电容器40；与其耦接的第一电流源36，以便在输出时钟信号CLK_50为高时增加电容器40的电荷；以及与其耦接的第二电流源38，以便在输出时钟信号CLK_50为低时减少电容器40的电荷。在该示例中，第一电流源36和第二电流源38在结构上相同，以便对应于所需的50％的占空比来递送相等但反向的电流。

占空比校正器10可实现为集成电路或构成其一部分。

图10示出利用参考图9在上文说明的占空比校正器10而实验地生成的输入时钟信号CLKIN以及相应的输出时钟信号CLKOUT的曲线图。利用45纳米绝缘体上硅(SOI)技术实现图9中所示的占空比校正器的电路结构。该电路在电压、温度和制造工艺角的所有组合中，对于200MHz至2GHz的频率都能提供具有在+/-2.5％的可接受公差内的50％的占空比的同步时钟。在曲线图(a)中，占空比校正器被旁路。出于简化的原因，并未示出该旁路电路，但基于脉冲生成器的略微改型的其结构对于本领域技术人员来说是公知的。可以看出输出时钟信号CLKOUT与输入时钟信号CLKIN相同，只不过具有少量延迟。在曲线图(b)，(c)和(d)中，输入时钟信号CLKIN分别具有80％，50％和20％的占空比。在各个情况下，占空比校正器都能正确地生成具有50％占空比并相对于CLKIN上升沿具有少量固定延迟(与曲线图(a)中延迟相等)的输出时钟信号CLKOUT(图9中由CLK_50表示)。

例如，图11中所示的流程图示出所提出的生成具有所需占空比的输出时钟信号的方法。该方法包括：通过将输入时钟信号的上升沿转换成脉冲，而从输入时钟信号生成脉冲时钟信号(S2)，且各个脉冲都短于所需占空比乘以时钟周期，且相对于输入时钟信号的原始上升沿延迟固定的第一延迟；以及通过分别将脉冲时钟信号的上升沿和下降沿延迟固定的第二延迟和受控的第三延迟，而从脉冲时钟信号生成输出时钟信号(S3，S4)，其中，第三延迟长于第二延迟。在所示示例中，该方法还包括控制第三延迟以便将输出时钟信号的占空比辐合到所需占空比(S5)。

在步骤S1中，接收输入时钟信号中的上升沿。将该上升沿转换成脉冲(S2)。根据控制电压将脉冲展宽(S3)。对脉冲整形，以生成方波输出时钟信号(S4)。根据输出时钟信号的占空比对控制电压进行适配(S5)。随后该过程返回至步骤S1。

术语“上升沿”和“下降沿”不是绝对的，而是约定俗成的。实际上，通过反相时钟信号可将高到低的转换变换为低到高的转换，反之亦然。因此，术语“上升沿”和“下降沿”是可互换的。

上述脉冲生成级、脉冲展宽级、占空比检测器、以及反馈路径中的每一个都可通过适于实现相同功能的任何类型的方式实现。例如，延迟和反相分支54和NAND门56是示例性的而不是脉冲生成级52，54，56所必须的部件。类似地，上述CMOS反相器12，14，16，26、第二NMOS晶体管20、以及缓冲器28，30仅用于说明脉冲展宽级12，14，16，26，70的特定的可能设计形式。本领域技术人员可选择对脉冲生成级、脉冲展宽级、占空比检测器以及反馈路径中的每一个采用不同的设计方式。

本发明还可在运行于计算机系统上的计算机程序中执行，其至少包括代码部分，该代码部分用于在诸如计算机系统的可编程设备上运行时执行根据本发明的方法步骤或能使可编程设备执行根据本发明的装置或系统的功能。计算机程序例如包括如下的一种或多种：子程序、函数、过程、目标方法、目标实施方式、可执行应用程序、小应用程序、小服务程序、源代码、目标代码、共享程序库/动态负载程序库和/或设计用于在计算机系统上执行的其他指令集。计算机程序可提供在存储了计算机系统的存储器中的可加载的数据、表示计算机程序的数据的数据载体上，例如CD-ROM或软盘。数据载体还可以是数据连接线，例如电话电缆或无线连接。

在上述说明书中，已经参考本发明的特定示例说明了本发明。但显而易见的是，在不脱离随附权利要求中限定的本发明的广义精神和范围的情况下，可对本发明进行各种改进和改变。例如，连接可以是适于从相应节点、单元或装置例如通过中间装置而传送信号或将信号例如通过中间装置传送至相应节点、单元或装置的任意类型的连接。因此，除非暗示或规定，否则连接例如可以是直接连接或间接连接。

本文所用术语“断言”或“设定”以及“求反”或“反相”(或“去断言”或“清除”)是指将信号、状态位或类似设备分别描述为逻辑真或逻辑假。如果逻辑真态是逻辑电平1，则逻辑假态是逻辑电平0。且如果逻辑真态是逻辑电平0，则逻辑假态是逻辑电平1。

本文所述的各个信号都可设计作为正或负逻辑，其中负逻辑可由信号名称上的横杠或该名称后的星号(*)表示。对于负逻辑信号来说，信号是低有效的，其逻辑真态对应于逻辑电平零。对于正逻辑信号来说，信号是高有效的，其逻辑真态对应于逻辑电平1。注意到本文所述的任意信号都可设计作为负或正逻辑信号。因此，在可替换实施例中，描述为正逻辑信号的那些信号可实现为负逻辑信号，且描述为负逻辑信号的那些信号可实现为正逻辑信号。

虽然本发明基于特定导电类型或电势极性进行说明，但本领域技术人员应认识到导电类型和电势极性可以颠倒。

上述某些实施例可适当地利用多种不同信息处理系统来实现。例如，虽然图1及其说明描述了一种示例性信息处理架构，但提出该示例性架构仅用于在讨论本发明的各个方面时提供有用的参考。当然，出于讨论的目的，已经简化了架构的说明，且其仅是可根据本发明进行使用的多种不同类型的适当架构中的一种。本领域技术人员将认识到逻辑块之间的边界仅是说明性的，且可替换的实施例可组合逻辑块或电路元件，或将其他功能分解地施加于各种逻辑块或电路元件上。

因此，应当理解，本文所述的架构仅是示例性的，且实际上可以实施能实现相同功能的多种其他架构。简要但明确地，实现相同功能性的部件的任意设置都能有效地“关联”，以便实现所需功能。因此，不管架构或中间部件如何构造，本文中组合来实现某一特定功能性的任意两个部件都可视为彼此“关联”，从而实现所需功能性。相同地，如此关联的任意两个部件还可被视为彼此“可操作地连接”或“可操作地耦接”，从而实现所需功能性。

还例如，在一个实施例中，系统10的所述元件是位于单一集成电路上或同一装置中的电路。或者，系统10可包括彼此互连的任意数量的分离的集成电路或分离的装置。例如，脉冲生成级52，54，56可与脉冲展宽级12，14，16，20，26，70同位于同一集成电路上，或位于分离的集成电路上，或位于另一外围设备或与系统10的其他元件离散地分离的从属设备中。还例如，系统10或其部分可以是物理电路的软件或代码表达，或可转换为物理电路中的逻辑表达。同样地，系统10可以以任何适当类型的硬件描述语言来实施。

此外，本领域技术人员将认识到上述操作的功能性之间的界限仅是说明性的。多重操作的功能性可组合成单一操作，和/或单一操作的功能性可分成另外的操作。此外，可替换的实施例可包括特定操作的多种示例，且在各个其他实施例中的操作顺序可变化。

而且，本发明并不限于以非可编程硬件来实现的物理装置或单元，而是还可以以可编程装置或单元实现，其能通过根据适当程序代码的操作来执行所需装置功能，此外，装置可物理地分布在多个设备上，但功能上却能操作为单一装置。

其他改进例、变化例和替换例也是可能的。因此说明书和附图应被视为说明性而非限制性的。

在权利要求中，括号内的任意参考标号不应解释为对权利要求的限制。词语“包括”不排除存在权利要求中所列的元件或步骤之外的其他元件或步骤。此外，本文所用术语“一个”应定义为一个或一个以上。而且，权利要求中的诸如“至少一个”和“一个以上”的引导性短语的使用不应解释为暗示通过不定冠词“一个”引入另一要求保护的元素将包含这种引导性要求保护的元素的任意特定权利要求限制为仅包含一个这种元素的发明，即使在相同的权利要求包括引导性短语“至少一个”或“一个或一个以上”以及诸如“一个”的不定冠词时也是如此。这也适用于定冠词的使用。除非另行规定，否则诸如“第一”和“第二”术语用于任意区分利用这种术语进行描述的元素。因此，这些术语不一定旨在表示这些元素的暂时或其他优先性。事实上，记载在相互不同的权利要求中的某些方案并不表示它们的组合不能用于有利的方面。

Claims (15)

1.一种用于从输入时钟信号生成具有所需占空比的输出时钟信号的占空比校正器(10)，包括：

用于从输入时钟信号生成脉冲时钟信号的脉冲生成级(52，54，56)，所述脉冲生成级将所述输入时钟信号的上升沿转换成脉冲，每个脉冲都短于所需占空比乘以时钟周期；以及

用于从所述脉冲时钟信号生成所述输出时钟信号的脉冲展宽级(12，14，16，20，26，70)，所述脉冲展宽级将所述脉冲时钟信号的下降沿延迟受控的延迟。

2.根据权利要求1所述的占空比校正器(10)，其中，所述输出时钟信号的上升沿相对于所述输入时钟信号的上升沿的延迟与所述输入时钟信号的占空比无关。

3.根据权利要求1所述的占空比校正器(10)，其中，与所述时钟周期相比，所述输出时钟信号的上升沿相对于所述输入时钟信号的上升沿的延迟短。

4.根据权利要求1所述的占空比校正器(10)，其中，所述脉冲生成级包括：

用于延迟并反相所述输入时钟信号以生成反相且延迟的输入时钟信号的延迟和反相分支(54)；以及

设置为接收所述输入时钟信号作为第一输入并接收所述反相且延迟的输入时钟信号作为第二输入的AND门或NAND门(56)。

5.根据权利要求1所述的占空比校正器(10)，其中，脉冲展宽级(12，14，16，20，26，70)包括用于从所述脉冲时钟信号生成原始输出时钟信号的控制级(12，14，16，20，26)，所述控制级具有可控的上升时间或可控的下降时间。

6.根据权利要求5所述的占空比校正器(10)，其中，所述控制级包括：

CMOS反相器(12，14，16，26)，所述CMOS反相器(12，14，16，26)包括用于输出高的第一PMOS晶体管(14)和用于输出低的第一NMOS晶体管(16)，以及

耦接在所述第一PMOS晶体管(14)的源极和高偏置电势(22)之间的第二PMOS晶体管，使得所述控制级的上升时间根据所述第二PMOS晶体管处的栅源电压；或

耦接在所述第一NMOS晶体管(16)的源极和低偏置电势(24)之间的第二NMOS晶体管(20)，使得所述控制级的下降时间根据所述第二NMOS晶体管(20)处的栅源电压。

7.根据权利要求6所述的占空比校正器(10)，其中，所述控制级包括第二PMOS晶体管，且所述第一NMOS晶体管(16)的源极短接到低偏置电势(24)，或其中，所述控制级(12，14，16，20，26)包括第二NMOS晶体管(20)，且所述第一PMOS晶体管(14)的源极短接到高偏置电势(22)。

8.根据权利要求5所述的占空比校正器(10)，其中，所述脉冲展宽级(12，14，16，20，26，70)还包括用于从所述原始输出时钟信号生成所述输出时钟信号的精化级(28，30，32)。

9.根据权利要求8所述的占空比校正器(10)，其中，所述精化级包括下列中的至少一个：反相或正相缓冲器(28，30，32)、比较器、或施密特触发器。

10.根据权利要求1所述的占空比校正器(10)，还包括：

用于根据所述输出时钟信号的占空比生成控制信号的占空比检测器(34，36，38，40，42，44)；以及

用于将所述控制信号递送至所述脉冲展宽级(12，14，16，20，26，70)以便在占空比小于所需占空比时增大所述受控的延迟且在占空比大于所需占空比时减小所述受控的延迟的反馈路径(50)。

11.根据权利要求10所述的占空比校正器(10)，其中，所述占空比检测器(34，36，38，40，42，44)包括：

电容器(40)；

与电容器(40)耦接的第一电流源(36)，以便在输出时钟信号为高时增加电容器(40)的电荷；以及

与电容器(40)耦接的第二电流源(38)，以便在输出时钟信号为低时减少电容器(40)的电荷。

12.根据权利要求1所述的占空比校正器(10)，其被实现为集成电路或构成集成电路的一部分。

13.一种同步电路(60)，其包括根据权利要求1所述的占空比校正器(10)。

14.一种从输入时钟信号生成具有所需占空比的输出时钟信号的方法，包括：

通过将输入时钟信号的上升沿转换为脉冲，而从所述输入时钟信号生成脉冲时钟信号(S2)，每个脉冲都短于所需占空比乘以时钟周期；以及

通过将所述脉冲时钟信号的下降沿延迟受控的延迟，而从所述脉冲时钟信号生成输出时钟信号(S3，S4)。

15.根据权利要求14所述的方法，还包括：

控制所述延迟以便将所述输出时钟信号的占空比辐合到所需占空比(S5)。

Images