CN102456745A - 一种快闪存储器及其制备方法和操作方法 - Google Patents
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Abstract
本发明公开了一种快闪存储器及其制备方法和操作方法。该快闪存储器包括两个垂直沟道的存储单元，以轻掺杂N型(或P型)硅作为衬底，在硅平面的两端各有一个P+区(或N+区)，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的N+区(或P+区)，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与P+区(或N+区)隔开。整个器件呈两位垂直沟道的TFET型快闪存储器，与现有的标准CMOS工艺有着较好的兼容性，较之基于MOS场效应晶体管的传统快闪存储器具有编程效率高、功耗低、可有效抑制穿通效应、密度高等多方面的优点。
Description
技术领域
本发明属于超大规模集成电路中的非挥发性半导体存储器技术领域，具体涉及一种应用了TFET(Tunneling Field Effective Transistor)的高性能快闪存储器。
背景技术
在当前半导体产业迅速发展的阶段，对各种电子器件的性能要求也越来越高，这其中自然包括在各种电子产品中有着广泛应用的半导体存储器。并且随着各种可移动电子产品(笔记本电脑、MP3、MP4、数码相机等)的大量出现，对高性能的非挥发半导体存储器的需求更为迫切。
在整个非挥发性半导体存储器的发展历史上，快闪存储器(Flash Memory，也称为闪存)占据着举足轻重的位置。自上个世纪八十年代出现这种存储器以来，闪存以其优异的特性，一直都是业界广泛使用的存储设备。这种存储器利用在器件的特殊结构中存入或者清掉电子的方式，来改变整个器件的阈值电压，进而完成对“0”、“1”两个状态的区分，实现存储功能。这里所谓用于存储电子的特殊结构在快闪存储器的发展历程中，先后有两种形式：
1.浮栅型闪存(Floating Gate Flash Memory)
这种结构的快闪存储器使用多晶硅浮栅实现电子的存储。在体硅衬底101上，除了源102、漏103之外，沟道以上依次为隧穿氧化层104、多晶硅浮栅105、阻挡氧化层106和控制栅107，具体结构见图1所示。需要指出的是该结构的电子在浮栅上是连续分布的。
2.分离陷阱型闪存(Discrete Trap Flash Memory)
与浮栅型闪存的区别之处在于，分离陷阱型闪存用于存储电子的结构为氮化硅陷阱层而非多晶硅浮栅，其余结构与浮栅型闪存基本相同。氮化硅层中存入的电子是局域化的，并不连续。因此，如果隧穿氧化层受到损伤，而出现泄漏通道时，仅仅是通道区域的电子通过该泄漏通道泄漏掉，而其他部分存储的电子并不减少，这样就提高了整个器件的保持特性。
尽管在后来发展过程中，人们在上述结构的基础上进行了大量的、细致的改进工作，用以满足各种新的存储需求，但是受限于其基本物理机制，上述两种闪存结构在许多方面的改进并不如意。特别是在整个半导体产业遵循摩尔定律(Moor Law)，特征尺寸逐步减小的情况下，快闪存储器面临着更为严峻的挑战，包括：抑制短沟道中的穿通效应(punch-through)、提高编程效率以及降低功耗等。
另一方面，隧穿场效应晶体管(Tunneling Filed Effect Transistor，记作TFET)是一种基于量子隧穿效应的晶体管。在结构上区别于传统的MOS晶体管之处在于源、漏为两种不同的掺杂类型，并且轻掺杂的N型硅(N-型硅)和轻掺杂的P型硅(P-型硅)都可以作为衬底使用。图2为以N-型硅作衬底201的TFET结构示意图，在硅平面的两端分别为N+端202和P+端203，沟道之上依次为栅氧化层204和多晶硅栅205。在各端未接外部电压的情况下，其沿沟道方向的能带如图3(a)所示，此时整个晶体管处于关断状态。当分别在P+端203和N+端202施加足够负偏压和正偏压，且多晶硅栅205加适当正偏压的情况下，沿沟道方向的能带如图3(b)所示。如果施加的偏压足以让P+端203和沟道交接处的能带弯曲以致发生带带隧穿(Band to Band tunneling)时，电子会从P+端203的价带隧穿到沟道区的导带上，进而在沿沟道方向的电场作用下漂移至N+端202。此时，该晶体管是作为N型TFET使用，其中N+端202是作为漏、P+端203作为源。当分别在P+端203和N+端202施加足够负偏压和正偏压，且多晶硅栅205加适当负偏压的情况下，沿沟道方向的能带如图3(c)所示。如果施加的偏压足以让N+端202和沟道交接处的能带弯曲以致发生带带隧穿(Band to Band tunneling)时，电子会从沟道区的价带隧穿到N+端202，留下的空穴会在强电场的作用下迅速扫至P+端203。此时，该晶体管是作为P型TFET使用，其中P+端203是作为漏、N+端202是作为源。
发明内容
本发明的目的在于针对传统的快闪存储器在众多性能指标上面临的严峻挑战，结合隧穿场效应晶体管(Tunneling Filed Effect Transistor，记作TFET)提出一种高性能的快闪存储器结构，以提高编程效率、降低操作功耗、抑制短沟道下的表面穿通效应。
本发明的技术方案如下：
一种快闪存储器，包括两个垂直沟道的存储单元，以轻掺杂N型硅(即N-型硅)作为衬底，在硅平面的两端各有一个P+区，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的N+区，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与P+区隔开。整个器件呈两位垂直沟道的TFET型快闪存储器。
也可以用轻掺杂P型硅(即P-型硅)替代轻掺杂N型硅作为衬底，这样两位垂直沟道的TFET型快闪存储器在硅平面的两端为两个N+区，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的P+区，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与N+区隔开。
本发明还提供了一种制备上述快闪存储器的方法，包括以下步骤：
1)浅槽隔离N-型或P-型体硅衬底形成有源区，并对硅平面进行离子注入形成N+层(对应于N-型硅衬底)或P+层(对应于P-型硅衬底)；
2)在N+层或P+层上依次淀积二氧化硅和氮化硅，异性刻蚀氮化硅和二氧化硅形成双层硬掩膜；
3)在双层硬掩膜的保护下异性刻蚀硅形成N+区(对应于N-型硅衬底)或P+区(对应于P-型硅衬底)；
4)同性刻蚀硅至沟道下端，在双层硬掩膜下形成沟道表面；
5)一定角度对沟道外侧的硅平面进行离子注入形成两个P+区(对应于N-型硅衬底)或N+区(对应于P-型硅衬底)；
6)先热生长一层牺牲氧化层以改善沟道表面质量，并湿法腐蚀去掉牺牲氧化层；然后再热生长一层氧化层；接着淀积一层多晶硅，并对该层多晶硅进行重掺杂和热退火(RTA)激活杂质；
7)异性刻蚀步骤6)所述多晶硅，保留双层硬掩膜正下方的多晶硅，形成多晶硅浮栅；然后刻蚀多晶硅浮栅外侧的氧化层，以露出硅衬底；
8)淀积氧化层，形成阻挡氧化层和侧墙氧化层；接着淀积另一层多晶硅；对该层多晶硅零角度注入杂质(例如磷、砷)，RTA激活杂质；然后刻蚀该层多晶硅形成控制栅。
上述步骤7)之所以刻蚀掉多晶硅浮栅外侧的氧化层，是因为步骤6)形成的氧化层是作为遂穿氧化层的，其厚度通常较小，容易出现控制栅和P+区(对于N-型衬底)或N+区(对于P-型硅衬底)之间的漏电流，因此需要先将该氧化层刻蚀掉，然后在步骤8)淀积新的氧化层，形成较厚的阻挡氧化层和侧墙氧化层。
本发明的快闪存储器具有两个存储单元，任何一个存储单元都可以独立完成存储操作。
对于本发明的以N-型硅为衬底的快闪存储器，针对其中的一个存储单元，其操作方法可如下：
编程时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加正偏压。在这种偏压的作用下，类似于N型TFET，电子将从P+区的价带隧穿到沟道区的导带上。进入沟道区的电子在横向电场的作用下在沿沟道方向朝着N+区漂移。在这一过程中由于外加电场的作用，会有部分电子获得的能量足够高，以至于超过Si-SiO2的势垒高度，穿过隧穿氧化层进入到多晶硅浮栅中，完成存储单元的编程。
擦除时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加负偏压。在这种偏压的作用下，类似于P型TFET，电子将从沟道的价带隧穿到N+区的导带上，沟道区留下的空穴将在强电场的作用下朝着P+区漂移。在这一过程中由于外加电场的作用，会有部分空穴获得的能量足够高，以至于会通过隧穿方式穿过隧穿氧化层到达多晶硅浮栅，与其中的电子相复合，完成存储单元的擦除。
读取时，在N+区施加正偏压，P+区接地或施加负偏压，控制栅施加较小的正偏压。偏压的设置要求在不进行误编程的前提下从N+区读出电流。浮栅上存储电子的多少会影响最终耦合到浮栅上的电势，进而影响漏端(N+区)读出的电流。这样，漏端读出的电流就反映了浮栅上存储电子的多少，完成了两个状态的区分，实现了存储的功能。
在对一单元进行编程、擦除和读取的过程中，为了不对另一单元造成串扰，使另一单元的控制栅接地，P+区的偏置与进行操作的单元相同。
对于以P-型硅为衬底的快闪存储器，其操作方式与N-型硅衬底的快闪存储器完全相同。具体的，针对其中的一个存储单元，其操作方法如下：
编程时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加正偏压。在这种偏压的作用下，类似于N型TFET，电子将从P+区的价带隧穿到沟道区的导带上。进入沟道区的电子在横向电场的作用下在沿沟道方向朝着N+区漂移。在这一过程中由于外加电场的作用，会有部分电子获得的能量足够高，以至于超过Si-SiO2的势垒高度，穿过隧穿氧化层进入到多晶硅浮栅中，完成存储单元的编程。
擦除时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加负偏压。在这种偏压的作用下，类似于P型TFET，电子将从沟道的价带隧穿到N+区的导带上，沟道区留下的空穴将在强电场的作用下朝着P+区漂移。在这一过程中由于外加电场的作用，会有部分空穴获得的能量足够高，以至于会通过隧穿方式穿过隧穿氧化层到达多晶硅浮栅，与其中的电子相复合，完成存储单元的擦除。
读取时，在N+区施加正偏压，P+区接地或施加负偏压，控制栅施加较小的正偏压。偏压的设置要求在不进行误编程的前提下从N+区读出电流。浮栅上存储电子的多少会影响最终耦合到浮栅上的电势，进而影响漏端(N+区)读出的电流。这样，漏端读出的电流就反映了浮栅上存储电子的多少，完成了两个状态的区分，实现了存储的功能。
在对一单元进行编程、擦除和读取的过程中，为了不对另一单元造成串扰，使另一单元的控制栅接地，N+区的偏置与进行操作的单元相同。
本发明结合隧穿场效应晶体管(TFET)提出了一种快闪存储器结构，其与现有的标准CMOS工艺有着较好的兼容性，并且与传统的快闪存储器相比有着较大的改进，具有编程效率高、功耗低、可有效抑制穿通效应、密度高等多方面的优点。
以N-型硅衬底的快闪存储器为例，在编程偏置条件下，P+区与沟道交接处的能带将发生很明显的弯曲，并出现带带隧穿(Band to Band tunneling)现象。此时在能带的弯曲处，将有很大的电压降，即横向电场的峰值位于源端P+区附近，这样就使得电子刚进入沟道时，就可以获得很大的能量以便越过Si/SiO2的势垒进入浮栅。而传统的快闪存储器在编程时，沿沟道方向的横向电场峰值位于漏端附近，电子在到达该峰值位置之前，能量非常低，不足以越过Si/SiO2势垒，而当到达此峰值位置，获得较大的能量时，由于非常靠近漏端，又会有很大的几率被漏端吸走，大大降低了编程效率。经过模拟验证，本发明所提到快闪存储器编程效率要比传统的快闪存储器高约2～3个数量级。
在编程效率大大提高的情况下，本发明的快闪存储器从源端P+区出来的电子被高效率的注入进浮栅，大大降低了对编程无效的漏端电流，缩短了编程时间，达到了降低功耗的目的。
另外，传统的基于MOS场效应晶体管的快闪存储器在小尺寸下，会发生源结和漏结耗尽区相连通，产生很大的从源流向漏的电流，影响功能的正常实现。而本发明的快闪存储器，由于源结和漏结不会同时存在，可以在很大程度上抑制穿通效应(Punch-ThroughEffect)。同时，由于在器件中采用了垂直沟道的双沟结构，可以在一个单元面积内实现两位存储，提高了存储密度。
附图说明
图1是浮栅型快闪存储器的剖面结构示意图，其中：
101-体硅衬底；102-漏端；103-源端；104-隧穿氧化层；105-多晶硅浮栅；106-阻挡氧化层；107-多晶硅控制栅。
图2是TFET的剖面结构示意图，其中：
201-体硅衬底(N-掺杂)；202-N+端(N型TFET时做漏端，P型TFET时做源端)；203-P+端(P型TFET时做漏端，N型TFET时做源端)；204-栅氧化层；205-多晶硅栅。
图3是图2所示TFET在各种偏置条件下沿沟道方向的能带图，其中：
(a)为各端未接偏置时的能带图；
(b)为图2中的器件作为N型TFET时的能带图(N+端202接正向电压，P+端203接地或负向电压，多晶硅栅205接较高的正向电压)；
(c)为图2中的器件作为P型TFET时的能带图(N+端202接正向电压，P+端203接地或负向电压，多晶硅栅205接较高的负向电压)。
图4是本发明的快闪存储器的结构示意图，其中：
401-N-或P-型硅衬底；402-P+区I(对应N-型硅衬底)或N+区I(对应P-型硅衬底)；403-N+区(对应N-型硅衬底)或P+区(对应P-型硅衬底)；404-控制栅I；405-阻挡氧化层I；406-多晶硅浮栅I；407-隧穿氧化层I；408-控制栅II；409-阻挡氧化层II；410-多晶硅浮栅II；411-隧穿氧化层II；412-P+区II(对应N-型硅衬底)或N+区II(对应P-型硅衬底)；413-氧化硅侧墙I；414-氧化硅侧墙II。
图5(a)-图5(h)是实施例制备N-硅衬底的快闪存储器的工艺流程各步骤对应的产品结构示意图，其中：
401-N-型硅衬底；402-P+区I；403-N+区；404-控制栅I；405-阻挡氧化层I；406-多晶硅浮栅I；407-隧穿氧化层I；408-控制栅II；409-阻挡氧化层II；410-多晶硅浮栅II；411-隧穿氧化层II；412-P+区II；413-氧化硅侧墙I；414-氧化硅侧墙II；415-氧化硅硬掩膜；416-氮化硅硬掩膜。
具体实施方式
以下结合附图，以N-型硅衬底的快闪存储器为例，来进一步说明本发明快闪存储器的制备，以及这种快闪存储器的基本工作模式，但并不因此限制本发明的范围，本发明同样适用于以P-型硅为衬底的快闪存储器。
本实施例所制备的快闪存储器的结构如图4所示，N-型硅401作为衬底使用，在硅平面的两端为两个P+区域即P+区I 402和P+区II 412，中间为两个垂直于硅平面的沟道区域，沟道上部为两个沟道共用的N+区403，而在两个沟道的外侧依次为隧穿氧化层I 407和II411，多晶硅浮栅I 406和II 410，阻挡氧化层I 405和II 409，以及多晶硅控制栅I 404和II408。整个器件呈两位垂直沟道的TFET型快闪存储器。在本实施例中定义左侧的存储单元为单元I，右侧的存储单元为单元II。
上述两位快闪存储器的制备包括以下步骤：
(1)单抛N-型体硅衬底401，浅槽隔离(STI)，同时注入砷，形成如图5(a)所示的结构，器件最后形成的N+区403结深为250纳米；
(2)淀积二氧化硅30纳米和氮化硅120纳米，异性刻蚀氮化硅和二氧化硅形成双层硬掩膜氧化硅硬掩膜415和氮化硅硬掩膜416，如图5(b)所示；
(3)采用高选择比的ICP异性刻蚀硅250纳米形成如图5(c)所示结构；
(4)RIE同性刻蚀硅100纳米，在氧化硅硬掩膜415下形成浮栅下的沟道表面，如图5(d)所示；
(5)做15度角度的硼注入形成两个P+区，即P+区I 402和P+区II 412，如图5(e)所示；
(6)热生长一层牺牲氧化层以改善沟道表面质量，氢氟酸漂掉牺牲氧化层，然后热生长氧化层10纳米，再淀积第一层多晶硅90纳米，并对第一层多晶硅进行重掺杂，接着快速热退火(RTA)作为激活杂质，如图5(f)所示；
(7)采用高选择比的ICP异性刻蚀第一层多晶硅，在硬掩膜416和415的正下方的多晶硅得以保留，形成多晶硅浮栅I 406和多晶硅浮栅II 410；然后刻蚀两侧的氧化层，以露出硅衬底，如图5(g)所示；
(8)再淀积氧化层15纳米(包括氧化硅侧墙I 413、阻挡氧化层I 405、阻挡氧化层II 409和氧化硅侧墙II 414)；接着淀积第二层多晶硅50纳米；零角度注入磷，RTA激活；然后刻蚀第二层多晶硅形成控制栅I 404和控制栅II 408，如图5(h)所示。
之后的步骤都是常规的工艺流程：去掉氮化硅硬掩膜416，淀积低氧层，刻蚀引线孔，溅射金属，形成金属线，合金，钝化等，最后形成可测试的闪存单元。
为了更具体的描述本发明中所述器件的工作方式，以左侧沟道形成的单元I为例来说明器件的工作模式。
编程：本器件在编程时，控制栅I 404施加合适的正电压，P+区I 402接地或接负电压，N+区403施加正电压。在这样的偏置条件下，P+区I 402的电子会通过隧穿进入到沟道区域，然后沿着沟道方向朝N+区403流动。当所加偏置合适时，就会有部分电子获得足够的能量，越过Si/SiO2的势垒进入到多晶硅浮栅I 406中，完成器件单元I的编程。为了不对单元II造成串扰，在对单元I进行编程过程中，控制栅II 408接地，P+区II 412与P+区402的偏置相同。
同样地，对单元II的编程采用相同的方法，可参照单元I的编程过程施加相应的偏压。
擦除：本器件的擦除通过给浮栅中注入空穴的方式实施。以单元I为例，控制栅I 404施加合适的负电压，P+区I 402接地或接负电压，N+区403施加正电压。在这样的偏置条件下，沟道区域中靠近N+区的位置就会有电子隧穿进入N+区403，留下的空穴会在这样的偏置下朝着P+区I 402流动。当所加的偏置合适时，就会有一定的空穴获得足够的能量，越过Si/SiO2的势垒进入到多晶硅浮栅I 406中，与存储在其中的电子复合掉，完成对器件单元I的擦除。与编程过程类似，为了不对单元II造成串扰，在对单元I进行擦除的过程中，控制栅II 408接地，P+区II 412与P+区402的偏置相同。
同样地，对单元II的擦除采用相同的方法，可参照单元I的擦除过程施加偏压。
读取：器件存储状态的读取采用类似N-TFET的方式。下面以单元I为例详细加以说明。读取时，控制栅I 404加较小的正电压，P+区I 402接地或接负电压，N+区403加较小的正向电压，偏压的设置要求在不进行误编程的前提下读出N+区403的电流。同样为了不对单元II造成串扰，在读取单元I时，单元II的控制栅II 408接地，P+区II 412与P+区402的偏置相同。当多晶硅浮栅I 406中存储有电子时，从N+区403端读出的电流较小；当多晶硅浮栅I 406中存储的电子被空穴复合掉后，从N+区403端读出的电流较大，这样就实现了两种存储状态的读取。
同样地，对单元II的读取方法相同，可参考单元I的读取过程施加偏压。
通过上述的编程、擦除和读取操作，整个器件就可以正常的工作，完成存储的功能。
Claims (6)
1.一种快闪存储器，包括两个垂直沟道的存储单元，衬底为轻掺杂N型硅，在硅平面的两端各有一个P+区，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的N+区，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与P+区隔开。
2.一种快闪存储器，包括两个垂直沟道的存储单元，衬底为轻掺杂P型硅，在硅平面的两端各有一个N+区，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的P+区，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与N+区隔开。
3.一种制备权利要求1所述快闪存储器的方法，包括以下步骤：
1)浅槽隔离轻掺杂N型体硅衬底形成有源区，并对硅平面进行离子注入形成N+层；
2)在N+层上依次淀积二氧化硅和氮化硅，异性刻蚀氮化硅和二氧化硅形成双层硬掩膜；
3)在双层硬掩膜的保护下异性刻蚀硅形成N+区；
4)同性刻蚀硅至沟道下端，在双层硬掩膜下形成沟道表面；
5)一定角度对沟道外侧的硅平面进行离子注入，形成两个P+区；
6)先热生长一层牺牲氧化层，并湿法腐蚀去掉牺牲氧化层；然后再热生长一层氧化层；接着淀积一层多晶硅，并对该层多晶硅进行重掺杂和热退火激活杂质；
7)异性刻蚀步骤6)所述多晶硅，保留双层硬掩膜正下方的多晶硅，形成多晶硅浮栅；然后刻蚀多晶硅浮栅外侧的氧化层，以露出硅衬底；
8)淀积氧化层，形成阻挡氧化层和侧墙氧化层；接着淀积另一层多晶硅；对该层多晶硅零角度注入杂质，热退火激活杂质，然后刻蚀该层多晶硅形成控制栅。
4.一种制备权利要求2所述快闪存储器的方法，包括以下步骤：
1)浅槽隔离轻掺杂P型体硅衬底形成有源区，并对硅平面进行离子注入形成P+层；
2)在P+层上依次淀积二氧化硅和氮化硅，异性刻蚀氮化硅和二氧化硅形成双层硬掩膜；
3)在双层硬掩膜的保护下异性刻蚀硅形成P+区；
4)同性刻蚀硅至沟道下端，在双层硬掩膜下形成沟道表面；
5)一定角度对沟道外侧的硅平面进行离子注入，形成两个N+区；
6)先热生长一层牺牲氧化层，并湿法腐蚀去掉牺牲氧化层；然后再热生长一氧化层；接着淀积一层多晶硅，并对该层多晶硅进行重掺杂和热退火激活杂质；
7)异性刻蚀步骤6)所述多晶硅，保留双层硬掩膜正下方的多晶硅，形成多晶硅浮栅；然后刻蚀多晶硅浮栅外侧的氧化层，以露出硅衬底，；
8)淀积氧化层，形成阻挡氧化层和侧墙氧化层；接着淀积另一层多晶硅；对该层多晶硅零角度注入杂质，热退火激活杂质，然后刻蚀该层多晶硅形成控制栅。
5.权利要求1所述快闪存储器的操作方法，两个存储单元各自独立操作，对于其中的任一个存储单元：编程时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加正偏压，使得部分电子穿过隧穿氧化层进入到多晶硅浮栅；擦除时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加负偏压，使得部分空穴穿过隧穿氧化层到达多晶硅浮栅，与其中的电子相复合；读取时，在N+区施加正偏压，P+区接地或施加负偏压，控制栅施加正偏压，控制偏压大小，在不进行误编程的前提下从N+区读出电流；在一个存储单元进行编程、擦除和读取的过程中，使另一存储单元的控制栅接地，P+区与前一单元的P+区的偏置相同。
6.权利要求2所述快闪存储器的操作方法，两个存储单元各自独立操作，对于其中的任一个存储单元：编程时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加正偏压，使得部分电子穿过隧穿氧化层进入到多晶硅浮栅；擦除时，N+区施加正偏压，P+区接地或施加负偏压，控制栅施加负偏压，使得部分空穴穿过隧穿氧化层到达多晶硅浮栅，与其中的电子相复合；读取时，在N+区施加正偏压，P+区接地或施加负偏压，控制栅施加正偏压，控制偏压大小，在不进行编程的前提下读出N+区电流；在一个存储单元进行编程、擦除和读取的过程中，使另一存储单元的控制栅接地，N+区与前一单元的N+区的偏置相同。
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| COR | Change of bibliographic data |
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