CN102456688A - 具有不同器件外延层的集成电路技术 - Google Patents

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Abstract

本发明涉及具有不同器件外延层的集成电路技术。一种半导体模具包括衬底、第一器件区段和第二器件区段。第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件。第二器件区段与第一器件区段分隔开，并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。

Description

具有不同器件外延层的集成电路技术
背景技术
某些集成CMOS-DMOS技术包括场板沟槽DMOS（扩散金属氧化物半导体）晶体管以优化电阻。场板沟槽DMOS器件的优化可能会受到妨碍，这是因为对于相同的电压等级，针对DMOS晶体管的最优外延掺杂水平是针对CMOS（互补金属氧化物半导体）器件的常规势阱的最优外延掺杂水平的3到10倍。而且，当例如对于低侧逻辑或隔离垂直双极型器件将隔离的n势阱集成到所述技术中时，对于该技术的模拟部分所需的外延厚度通常大于优化的场板沟槽DMOS器件的外延厚度（大到2.5倍）。此外，与DMOS器件相比，使用雪崩箝位替代有源齐纳器件来降低DMOS器件的所需电压等级的集成电路设计对于集成CMOS-DMOS技术的模拟部分需要更高的电压等级。这进一步增进了对于DMOS器件和模拟势阱的单独的有效外延厚度和掺杂水平的需求。
传统的集成CMOS-DMOS技术通常使用主要由针对所述技术的模拟部分的需求所限定的外延层，并且尝试对于DMOS部分局部适配有效外延掺杂和/或厚度。在一个实例中，对于n沟道DMOS器件可以使用n埋层，以便有效地减小DMOS区域中的外延厚度。另一个实例涉及到n+衬底的氧化增强扩散，以便减小DMOS器件下方的外延厚度。在任一种情况下都只能控制靠近衬底的外延层的厚度和掺杂水平。第三个实例涉及到通过附加的高能注入来增强DMOS区域中沟槽之间的平台区段中的外延层的掺杂。这种选项提高平台区段中的掺杂水平，但是该掺杂水平的提高不会超过2倍。而且，由于常见的高能注入器的能量限制，这种选项通常被限制于所述平台区段的上部。另一个实例通过去除DMOS区段中的外延层的一部分而减小该外延层的厚度。这些传统技术对于DMOS器件和模拟势阱都不使用层叠的或渐变的外延层。而且，这些传统技术都没有解决由于去除DMOS区域中的材料而出现的拓扑图(topography)增多的问题。
为了把现有技术的分立DMOS器件集成到CMOS-DMOS技术中，通常需要前面所列出技术中的至少两种技术，这会大大增加成本和处理复杂度。而且，这样的方法的隐含限制仍然不允许完全优化DMOS器件。
发明内容
一种半导体模具（die）包括衬底、第一器件区段和第二器件区段。第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件。第二器件区段与第一器件区段分隔开，并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。
一种用于制造半导体模具的方法包括：提供衬底；形成第一器件区段，该第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件；以及形成与第一器件区段分隔开的第二器件区段，并且该第二器件区段包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。
在阅读了下面的详细描述并查阅附图之后，本领域技术人员将认识到附加的特征和优点。
附图说明
图中的组件不一定是成比例的，相反重点是放在说明本发明的原理。此外，在图中，相似的附图标记指代相应的部件。在附图中：
图1－8是根据不同实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段被集成在相同衬底上。
图9－13是根据第一实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图14－19是根据第二实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图20A－20C是根据第三实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图21－25是根据又一个第四实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图26－30是根据第五实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图31－36是根据第六实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图37－42是根据第七实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
图43－48是根据第八实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。
具体实施方式
根据这里所描述的实施例，一种半导体模具包括相同半导体衬底上的第一器件区段和第二器件区段。第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件。也就是说，第一器件区段可以包括单个器件——例如在一通道开关应用中的一个功率DMOS——或者多于一个器件。第二器件区段与第一器件区段分隔开，并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。每一个器件区段可以包括相同模具上的多个分隔开的区域，诸如两通道开关具有在第二器件区段中位于模具中部或中心处的所述开关的模拟/逻辑部分以及在第一器件区段中位于模拟/逻辑部分的任一侧的两个功率DMOS器件。根据这里所描述的各种方法，可以利用层叠的外延层来制造半导体模具，以将模具的第一器件区段（例如DMOS区段）与第二器件区段（例如模拟/逻辑CMOS区段）的有效外延属性分开。根据这里所描述的其他方法，还可以通过对于模具的第一和第二器件区段选择性地生长不同的外延层来制造半导体模具。下面将更加详细地描述不同实施例的细节。
图1示出了半导体模具10的实施例。半导体模具10是集成模具，因为至少两种不同类型的半导体器件被制造在模具10上。模具10包括衬底12、在衬底12上生长的第一外延层14以及在第一外延层14上生长的第二外延层16。第一外延层14的厚度和/或掺杂浓度不同于第二外延层16。这样就可以对于在模具10的第一器件区段18中制造的第一类型的半导体器件优化第一外延层14的属性，并且对于在与第一器件区段18分隔开的模具10的第二器件区段20中制造的第二类型的半导体器件优化第二外延层16的属性。第一器件区段18和/或第二器件区段20可以包括相同模具10上的多个分隔开的区域。举例来说，两通道开关可以利用在第二器件区段20中位于模具10的中部或中心处的该开关的模拟/逻辑部分来实施，并且两个或更多功率DMOS器件可以在第一器件区段18中位于模拟/逻辑部分的任一侧。可以利用不同的器件类型来实施其他类型的电路，并且器件区段18、20的至少一个包括模具10上的分隔开的不同区域。替换地，第一器件区段18和第二器件区段20都是连续的。
在一个实施例中，第一类型的半导体器件是DMOS晶体管，并且第二类型的半导体器件是模拟和/或逻辑CMOS晶体管。一个或更多DMOS晶体管中的每一个被制造在第一外延层14中，该第一外延层14与包括CMOS晶体管的第二外延层16相比可以更薄并且/或者更大程度地掺杂。根据实施例，第一外延层14的掺杂浓度是第二外延层16的3x－30X倍，并且第二外延层16的厚度是第一外延层14的1.3到4倍。举例来说，第一和第二外延层14、16都可以是n型，对于60V技术，第一外延层14可以具有大约4e16cm-3的掺杂浓度，并且第二外延层16可以具有大约3e15cm-3的掺杂浓度。对于60V技术，第一外延层14可以是大约4到5μm厚，并且第二外延层16可以是大约6到10μm厚。当然，取决于最大技术电压、器件类型、电路应用等等，外延层14、16可以具有其他厚度和/或掺杂浓度。
宽泛地说，可以对于制造在相同模具上的不同类型的半导体器件优化外延属性，这是通过在不同的外延层中形成每种类型的半导体器件而实现的。这样就可以独立于其他器件外延层的属性来优化一个外延层。在图1中，第一器件区段18包括第一外延层14和形成在第一外延层14中的第一类型的半导体器件。第二器件区段20与第一器件区段18分隔开，并且包括第二外延层16和形成在第二外延层16中的第二类型的半导体器件。这样，第一类型的半导体器件就被形成在与第二类型的半导体器件不同的外延层中。根据图1的实施例，第一器件区段18没有第二外延层16。这样，第一器件区段18在衬底12上与第二器件区段20垂直偏离。
第一类型的半导体器件可以例如是DMOS晶体管。例如可以对于一通道开关应用提供单个DMOS晶体管，或者可以例如对于多通道开关应用提供多于一个DMOS晶体管。DMOS晶体管包括漏极，该漏极包括衬底12以及第一外延层14的处于衬底12与主体区段22之间的部分。主体区段22与漏极相邻，并且源极区段24与主体区段22相邻，从而主体22在垂直于衬底12的主表面的方向上介于漏极与源极24之间。在一些实施例中，衬底12、第一外延层14和源极24是n掺杂，主体22是p掺杂。在其他实施例中，这些器件区段具有相反掺杂类型。在任一种配置中，都在第一外延层14中形成沟槽26。每一道沟槽26填充有导电材料28，该导电材料28充当通过绝缘材料30与第一外延层14绝缘的场板。
第二类型的半导体器件可以包括集成功率技术的整个模拟和/或逻辑器件库，也就是说，第二类型的器件可以是低或高电压MOS器件、双极型器件、JFET（结型场效应晶体管）、无源器件等等。第二类型的半导体器件在模具10的第二器件区段20中被形成在第一外延层14上方的第二外延层16中。在一个实施例中，衬底12、第一外延层14和第二外延层16是n掺杂，并且在第二外延层16的上部形成p掺杂势阱32。在p型势阱区段32中形成通过沟道区段38分隔开的n型源极和漏极区段34、36。在其他实施例中，这些器件区段具有相反的掺杂类型。在沟道区段38上方形成栅极结构40以用于控制沟道38。栅极结构40包括将沟道区段38与栅极电极44分隔开的栅极电介质42。可以在第二外延层16中形成围绕p势阱32的沟槽46，以提供与形成在第二外延层16中的其他晶体管的侧向隔离，第二器件区段20中的每一道沟槽46包括通过绝缘材料50与第二外延层16绝缘的导电材料48。
根据本实施例，在处理第一和第二外延层14、16之后形成第一和第二器件区段18、20的沟槽26、46。例如通过等离子蚀刻在第一器件区段18中去除第二外延层16，从而使得第一类型的半导体器件被放置在凹谷52中。该凹谷在本实施例中具有被场氧化物56覆盖的垂直边沿54。第一和第二器件区段18、20共享有限数目的光处理步骤，对于具有槽接触的完全优化的DMOS器件来说尤其如此。所共享的步骤——诸如源极n+注入和主体注入——不一定需要在DMOS器件区段18内结构化。相反，所述光处理可以集中于模拟/逻辑CMOS区段20的表面水平并且使用负性抗蚀剂处理。
图2示出了半导体模具10的第二实施例。图2与图1类似，除了分隔第一和第二器件区段18、20的凹谷52具有倾斜步阶58而不是如图1中所示的垂直于衬底12的主表面的步阶。倾斜的凹谷步阶58导致在处理期间的抗蚀剂覆盖得到改进。
图3示出了半导体模具10的第三实施例。图3与图1类似，除了凹谷步阶60还被用于第二器件区段20中的势阱区段32的侧向隔离。也就是说，可以通过凹谷边沿60来隔离第二器件区段20中的势阱区段32，而不是像图1中所示出的那样通过沟槽来隔离。凹谷边沿60可以如图1中所示垂直于衬底12的主表面，或者如图2中所示是倾斜的以改进处理期间的抗蚀剂覆盖。
图4示出了半导体模具10的第四实施例。根据本实施例，在第二器件区段20中的第一外延层14与第二外延层16之间布置与势阱区段32的导电类型相同的高度掺杂区段62。在一个实施例中，高度掺杂区段62是通过在第一外延层14上生长附加外延层并且随后在所述附加外延层上生长第二外延层16而形成的。高度掺杂区段62的导电类型与第一和第二外延层14、16相反。在另一个实施例中，高度掺杂区段62是两个n型外延层14、16之间的p型埋层。在任一种情况下，高度掺杂区段62都提供改进的衬底隔离。在另一个实施例中，可以使得第二外延层16的厚度适于允许隔离埋层62既朝向衬底12又朝向第二外延层16表面的完全电压能力，从而允许附加的器件构造选项。
图5示出了半导体模具10的第五实施例。根据本实施例，第一器件区段18并非完全没有第二外延层16。为了减小凹谷52的深度，第二外延层16可以侧向延伸到第一器件区段18中。对于在第一器件区段18中制造的DMOS器件来说，第二外延层16的这种侧向延伸对于向下到主体－漏极结64的DMOS性能没有任何负面影响。可以使用附加的n型注入来桥接主体－漏极结64与更高地掺杂的第一外延层14之间的间隙。更具体来说，在衬底12上生长第一外延层14，并且在第一外延层14上生长第二外延层16。在第一器件区段18中去除第二外延层16的上部，从而使得第二外延层16在第二器件区段20中比在第一器件区段18中更厚。相应地，第二外延层16在第二器件区段20中的高度大于在第一器件区段18中的高度。还可以在第一器件区段中比在第二器件区段中更大程度地掺杂第二外延层。在一个实施例中，把附加的掺杂剂注入到布置在第一器件区段18中的沟槽26之间的半导体材料平台中，从而使得第二外延层16在第一器件区段18中具有导电性较高区域66，并且在第二器件区段20中导电性较低。第一类型的半导体器件被形成在第一器件区段18中的第二外延层16的导电性较高区域66中，并且第二类型的半导体器件被形成在第二器件区段20中的第二外延层16的导电性较低区域68中。
图6示出了半导体模具10的第六实施例。根据本实施例，在第一器件区段18中并不削薄第二外延层16。这样就消除了这里先前所描述的由硅凹谷52引入的表面中的步阶。提供更深的沟槽以用于在第一器件区段18中埋设DMOS器件。更具体来说，在衬底12上生长第一外延层14，并且在第一外延层14上生长第二外延层16。随后形成第一和第二器件区段18、20中的沟槽26、46，从而使得沟槽26、46穿过第一外延层14延伸到第二外延层16中。在这里如前所述地填充第一器件区段18中的沟槽26之前，掺杂剂以一角度通过沟槽26被注入到第一外延层16中，以分别形成第一类型的半导体器件的主体区段22和源极区段24。举例来说，可以通过开放沟槽26注入p型掺杂剂以形成主体区段22，并且注入n型掺杂剂以形成源极区段24。当然，主体区段22可以替换地是n型，并且源极区段24是p型。在任一种情况下，随后都形成去到第一类型的半导体器件的导电接触70，这些导电接触70穿过第二外延层16延伸到第一外延层14从而与主体区段22和源极区段24接触。在第二器件区段20中的第一外延层14上方的第二外延层16中形成第二类型的半导体器件。
图7示出了半导体模具10的第七实施例。图7与图6类似，除了在源极/主体注入之前使得第一器件区段18中的沟槽26之间的半导体材料平台凹陷。该平台凹陷可以替代前面对于DMOS器件所描述的接触孔蚀刻步骤。更具体来说，在衬底12上生长第一外延层14，并且在第一外延层14上生长第二外延层16。形成穿过第一外延层14延伸到第二外延层16的沟槽72。可以同时形成第二器件区段20的沟槽46。通过蚀刻处理去除第一器件区段18中的布置在沟槽72之间的第二外延层16的部分，以在这些区段中暴露出下面的第一外延层14。随后在沟槽72之间把掺杂剂注入到第一外延层14的所暴露出的部分中，以在第一器件区段18中的第二外延层16下方的第一外延层14中形成DMOS器件的主体和源极区段22、24。利用导电材料74填充沟槽72之间的开放空间，以形成去到DMOS器件的主体区段22和源极区段24的接触。在第二器件区段20中的第一外延层14上方的第二外延层16中形成第二类型的半导体器件。
图8示出了半导体模具10的第八实施例。根据本实施例，在沟槽蚀刻之后但是在场氧化物形成和场氧化物结构化之前通过对第二外延层16执行平台凹陷蚀刻来在第一器件区段18中形成凹谷52。在第二器件区段20中形成沟槽46以用于侧向隔离势阱区段32。沟槽46在第二器件区段20中的深度大于沟槽26在第一器件区段18中的深度。在第二器件区段20中形成深的沟槽46会在第二器件区段20中的反向操作模式下降低对于侧向少数载流子电流的敏感度。更具体来说，在衬底12上生长第一外延层14，并且在第一外延层14上生长第二外延层16。在第一器件区段18和第二器件区段20中形成穿过第一外延层14延伸到第二外延层16中的沟槽46，从而使得第一和第二器件区段18、20中的沟槽26、46在第一外延层14中延伸到相同深度。在形成沟槽26、46之后，在第一器件区段20中削薄或完全去除第二外延层16。随后在第一器件区段18中的第一外延层14中形成第一类型的半导体器件，并且在第二器件区段20中的第一外延层14上方的第二外延层16中形成第二类型的半导体器件。
图9－13示出了制造半导体模具10的实施例，其中在外延处理之前结构化主衬底表面。更具体来说，如图9中所示在衬底12中形成倾斜步阶76，从而使得衬底12具有针对第一器件区段18的升高节段78和针对第二器件区段20的凹陷节段80。如图10中所示，在衬底12的升高节段78、衬底12的凹陷节段80以及倾斜步阶76上生长第一外延层14，并且在第一外延层14上生长第二外延层16。衬底12的步阶轮廓转移到第一和第二外延层14、16。也就是说，第一外延层14具有下方节段82、倾斜步阶节段84和上方节段86。类似地，第二外延层16具有下方节段88、倾斜步阶节段90和上方节段92。
如图11中所示，在第二外延层16的下方节段88上并且在第二外延层16的倾斜步阶节段90的下部上沉积诸如SiO2或SiN的掩模层94。如图12中所示，第二外延层16的上方节段92和倾斜步阶节段90的至少一部分被去除。例如可以通过化学机械抛光（CMP）或其他适当处理来去除第二外延层16的这些节段。对于CMP来说，掩模层94被处理以形成停止层，并且执行CMP处理直到检测到所述停止层为止。掩模层94面对第一器件区段18的边沿提供用于后续处理的对准参考，如图12中的箭头所表明的那样。随后在第一器件区段18中的第一外延层14中形成第一类型的半导体器件，并且在第二器件区段20中的第一外延层14上方的第二外延层16中形成第二类型的半导体器件，如图13中所示出的那样。在一个实施例中，形成在第一器件区段中的半导体器件是DMOS器件。形成在衬底12中的步阶76可以是针对DMOS器件的终结的一部分，即DMOS器件可以触碰或者甚至伸到步阶76中。
图14－19示出了制造半导体模具10的另一个实施例，其中在外延处理之前结构化主衬底表面。更具体来说，如图14中所示在衬底12中形成倾斜步阶76，从而使得衬底12具有针对第一器件区段18的升高节段78和针对第二器件区段20的凹陷节段80。如图15中所示，在衬底12的升高节段78、衬底12的凹陷节段80以及倾斜步阶76上生长第一外延层14，并且在第一外延层14上生长第二外延层16。衬底12的步阶轮廓再次地转移到第一和第二外延层14、16。也就是说，第一外延层14具有下方节段82、倾斜步阶节段84和上方节段86。类似地，第二外延层16具有下方节段88、倾斜步阶节段90和上方节段92。
如图16中所示，在第二外延层16的下方节段88上并且在第二外延层16的整个倾斜侧壁90上沉积诸如SiO2或SiN的掩模层94。如图17中所示，利用各向同性蚀刻去除第二外延层16的上方和倾斜步阶节段92、90的至少一部分。在步阶76的更高边沿处或该更高边沿附近结构化掩模层94。随后采用CMP来去除第二外延层16的上方和倾斜步阶节段92、90的更多部分，如图18中所示出的那样。这样，CMP就没有被用于去除第二外延层16的大部分。相反，第二外延层16的大部分是利用湿法蚀刻处理去除的，其中掩模层94充当蚀刻停止层。CMP可以被用来使得所述结构平面化。掩模层94面向第一器件区段18的剩余边沿再次地提供用于后续处理的对准参考，如图18中的箭头所表明的那样。随后在第一器件区段18中的第一外延层14中形成第一类型的半导体器件，并且在第二器件区段20中的第一外延层14上方的第二外延层16中形成第二类型的半导体器件，如图19中所示出的那样。形成在第一器件区段18中的半导体器件可以是DMOS器件。形成在衬底12中的步阶76可以是针对DMOS器件的边沿终结的一部分，即DMOS器件可以触碰或者甚至伸到步阶76中。
图20A－20C示出了用于制造半导体模具10的选择性外延处理的实施例。如图20A中所示，在衬底12上生长第一外延层14。随后如图20B中所示，在生长第二外延层16之前，在第二器件区段20中向回蚀刻衬底12。随后在所得到的凹谷100中生长第二外延层16，同时第一器件区段18例如受到硬掩模102的保护，该硬掩模102抑制第一器件区段18中的外延生长，如图20C中所示出的那样。这样，在后续处理中就不需要从第一器件区段18去除第二外延层16。这样，第一器件区段18的外延厚度（和掺杂）就由外延处理本身给出，而不是由后续的结构化步骤给出。衬底12在第一器件区段18中被第一外延层14覆盖，并且在第二器件区段20中被第二外延层16覆盖。这样，第二外延层16就与第一外延层14侧向相邻。在一个实施例中，第一器件区段18包括DMOS器件（未在图20A－20C中示出），并且第二器件区段20包括CMOS器件（未在图20A－20C中示出）。正如这里在前面所描述的那样，第二外延层16与第一外延层14相比的掺杂程度可以更轻并且更厚，以独立地优化两类器件的外延属性。
图21－25示出了用于制造半导体模具10的选择性外延处理的实施例。根据本实施例，在外延处理和硬掩模形成之前结构化衬底12。更具体来说，在衬底12中形成倾斜步阶76，从而使得衬底12具有针对第一器件区段18的升高节段78和针对第二器件区段20的凹陷节段80，正如图21中所示出的那样。随后在衬底12上生长第一外延层14，从而使得第一外延层14具有下方节段82、倾斜步阶节段84和上方节段86，并且在第一外延层14的上方节段和倾斜步阶节段84、86上沉积诸如SiO2或SiN的掩模层104，如图22中所示出的那样。根据本实施例，掩模层104的边沿位于第一外延层14的倾斜步阶节段84的底部边沿处或靠近该底部边沿。相应地，在生长于第一外延层14上的第二外延层16的形成期间只有很少或者没有拓扑图在平顶水平以上建立，正如图23中所示出的那样。在第二外延层16的生长之后，断口106保持靠近所述平顶的顶部边沿。可以填充断口106以避免后续处理步骤中的集成问题。而且，可以执行附加的清洁和平面化步骤，以去除可能在第二外延形成步骤期间沉积在掩模层104顶部的硅人工产物（artifacts）108并且把第一器件区段18的表面与第二器件区段20对准。断口填充材料110可以被用作后续处理的对准参考，如图24中的箭头所表明的那样。随后在第一器件区段18中的第一外延层14内形成第一类型的半导体器件，并且在第二器件区段20中的第一外延层14上方的第二外延层16中形成第二类型的半导体器件，正如图25中所示出的那样。
图26－30示出了用于制造半导体模具10的选择性外延处理的另一个实施例。根据本实施例，在衬底12中形成倾斜步阶76，从而使得衬底12具有针对第一器件区段18的升高节段78和针对第二器件区段20的凹陷节段80，如图26中所示出的那样。在衬底12上生长第一外延层14，从而使得第一外延层14具有下方节段82、倾斜步阶节段84和上方节段86，并且在第一外延层14的上方节段86上沉积掩模层104，正如图27中所示出的那样。在第一外延层14的下方节段和倾斜步阶节段82、84上生长第二外延层16，正如图28中所示出的那样。所述选择性外延在边沿区段内可能生长到高于所述平顶的顶部，从而得到人工产物108。执行CMP以去除硅人工产物108，正如图29中所示出的那样。在上表面中不存在断口，因而不执行填充步骤。在第一器件区段18中的第一外延层14内形成第一类型的半导体器件，并且在第二器件区段20中的第一外延层14上方的第二外延层16内形成第二类型的半导体器件，正如图30中所示出的那样。
图31－36示出了用于制造半导体模具10的选择性外延处理的另一个实施例。在形成第一外延层14和掩模层112之后但是在形成第二外延层16之前结构化半导体衬底12。更具体来说，如图31所示在衬底12上生长第一外延层14。在第一外延层14的部分上沉积掩模层112，从而使得第一外延层14具有第一器件区段118中的受到掩模层112覆盖的被掩蔽部分114以及第二器件区段120中的无掩蔽部分116，如图32中所示出的那样。例如通过等离子蚀刻去除第一外延层14的无掩蔽部分116，从而使得衬底12在第二器件区段20中被暴露出并被蚀刻，如图33中所示出的那样。这样，利用被用于第二外延层16的后续选择性生长的相同掩模112来结构化衬底12。这样做就消除了光处理步骤。此外，取决于处理集成考虑，在侧壁中形成的步阶118可以是垂直的或倾斜的。随后在去除了所暴露部分的上部之后，在衬底12的所暴露部分之上生长第二外延层16，从而使得第二外延层16与第一外延层14侧向相邻，如图34中所示出的那样。如果期望的话，例如如果第一器件区段18包括DMOS器件并且第二器件区段20包括CMOS器件的话，则第二外延层16的掺杂程度还可以比第一外延层14更轻。例如通过CMP将第二外延层16的上部连同掩模层120上的外延人工产物120一起去除，从而使得第二外延层16比第一外延层14更厚，如图35中所示出的那样。随后在第一外延层14中形成第一类型的半导体器件，并且在第二外延层16中形成第二类型的半导体器件，如图36中所示出的那样。
图37－42示出了用于制造半导体模具10的选择性外延处理的另一个实施例。根据本实施例，在形成第一外延层14并且通过深沟槽120分隔开第一和第二器件区段18、20之后蚀刻衬底12。通过在处理的早期通过深沟槽120分隔开第一和第二器件区段18、20可以减小不同器件区段之间的界面面积。此外，处理集成可以得到改进，这是因为现在在外延生长期间可以获得诸如SiO2侧壁的绝缘侧壁而不是Si侧壁。
更具体来说，在衬底12上生长第一外延层14，如图37中所示出的那样。随后在蚀刻衬底12之前形成绝缘沟槽122，绝缘沟槽122穿过第一外延层14延伸到衬底12中，如图38中所示出的那样。绝缘沟槽122分隔开第一和第二器件区段18、20，并且是通过蚀刻穿过第一外延层14到达衬底12中的沟槽以及利用诸如SiO2的电介质材料124填充所述沟槽而形成的。所述沟槽还可以包括由绝缘材料124围绕的导电材料（未示出）。布置在第一外延层14之上的沟槽绝缘材料124形成掩模126，该掩模126在后续处理期间保护第一外延层14的该区段。例如通过等离子蚀刻去除第一外延层14的无掩蔽部分128，从而使得衬底12在第二器件区段20中被暴露出并被蚀刻，如图39中所示出的那样。随后在衬底12的所暴露部分之上生长第二外延层16，从而使得第二外延层16与第一外延层14侧向相邻，如图40中所示出的那样。例如通过CMP平面化第二外延层16，以去除形成在第一外延层14上的掩模层126上的人工产物128，从而使得第二外延层16比第一外延层14更厚，如图41中所示出的那样。随后在第一外延层14中形成第一类型的半导体器件，并且在第二外延层16中形成第二类型的半导体器件，如图42中所示出的那样。
图43－48示出了用于制造半导体模具10的选择性外延处理的另一个实施例。根据本实施例，在形成第一外延层14并且通过深沟槽122分隔开第一和第二器件区段18、20之后蚀刻衬底12，如以上所描述的那样。在衬底蚀刻之前还在第二器件区段20中形成附加的深沟槽130，以提供势阱隔离。更具体来说，在衬底12上生长第一外延层14，如图43所示出的那样。随后在蚀刻衬底12之前形成分隔开器件区段的绝缘沟槽122，绝缘沟槽122穿过第一外延层14延伸到衬底12中，如图44中所示出的那样。在第二器件区段20中形成附加的绝缘沟槽130，该附加的绝缘沟槽130穿过第一外延层14延伸到衬底12中。绝缘沟槽122、130是通过蚀刻穿过第一外延层14到达衬底12中的沟槽并且利用诸如SiO2的电介质材料124填充每一道沟槽122、130而形成的。沟槽122、130还可以包括由绝缘材料124围绕的导电材料（未示出）。布置在第一外延层12之上的沟槽绝缘材料124形成掩模126以用于在后续期间保护第一器件区段18之上的第一外延层12，如这里在前面所解释的那样。
随后例如通过等离子蚀刻去除第一外延层14的无掩蔽部分128，从而使得衬底12在第二器件区段20中被暴露出并被蚀刻，如图45中所示出的那样。随后在第二器件区段20中围绕势阱隔离沟槽130的衬底12的所暴露部分上生长第二外延层16，从而使得第二外延层16与第一外延层14侧向相邻，如图46中所示出的那样。例如通过CMP平面化第二外延层16，以去除形成在第一外延层14之上的掩模层126上的人工产物120，如图47中所示出的那样。随后在第一外延层14中形成第一类型的半导体器件，并且在第二外延层16中形成第二类型的半导体器件，如图48中所示出的那样。这包括在第二外延层16中形成势阱区段32，如这里在前面所描述的那样。势阱区段32被势阱隔离沟槽130侧向隔离，所述沟槽在第二器件区段20中延伸到衬底12中。
诸如“之下”、“以下”、“下方”、“之上”、“上方”等空间相对术语是出于描述起来容易的原因而使用的，以解释一个元件相对于第二元件的定位。这些术语意图包含除了在图中所描绘的之外的器件的不同指向。此外，诸如“第一”、“第二”等等的术语也是被用来描述各个元件、区段、节段等等，而不是意图进行限制。相似的附图标记在整个描述中指代相似的元件。
这里所使用的术语“具有”、“包含”、“包括”等等是开放性术语，其表明所声明的元件或特征的存在，而不排除附加的元件或特征。除非在上下文中明确另有所指，否则“一个”、“所述”意图包括复数以及单数。
鉴于前面的变型和应用范围，应当理解的是，本发明既不限于前面的描述，也不限于附图。相反，本发明仅由所附权利要求书及其等效表述限制。

Claims (31)

1.一种半导体模具，包括：
衬底；
第一器件区段，其包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件；
第二器件区段，其与第一器件区段分隔开并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件；并且
其中第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。
2.权利要求1的半导体模具，其中第一器件区段在衬底上与第二器件区段垂直偏离。
3.权利要求1的半导体模具，其中形成在衬底中的步阶将第一器件区段与第二器件区段分隔开。
4.权利要求3的半导体模具，其中所述步阶是倾斜的。
5.权利要求3的半导体模具，其中第一器件区段中的一个或更多半导体器件触碰或伸到所述步阶中，从而所述步阶是所述一个或更多半导体器件的边沿终结的部分。
6.权利要求1的半导体模具，其包括衬底上的第一外延层和第一外延层上的第二外延层，其中第一外延层具有不同于第二外延层的厚度和掺杂浓度中的至少一项，第一类型的一个或更多半导体器件被形成在第一外延层中，并且第二类型的一个或更多半导体器件被形成在第二外延层中。
7.权利要求6的半导体模具，其中第一器件区段没有第二外延层。
8.权利要求7的半导体模具，其中形成在第二器件区段中的沟槽具有比形成在第一器件区段中的沟槽大的高度，并且穿过第二外延层延伸到第一外延层中的深度与形成在第一器件区段中的沟槽在第一外延层中的深度相同。
9.权利要求6的半导体模具，其中第一外延层和第二外延层具有相同导电类型，在第二器件区段中的第一外延层与第二外延层之间插入相反导电类型的第三外延层，并且在第三外延层之上的第二外延层中布置与第三外延层具有相同导电类型的势阱区段。
10.权利要求6的半导体模具，其中第一外延层被插入在第一和第二器件区段中的第二外延层与衬底之间。
11.权利要求10的半导体模具，其中第二外延层在第二器件区段中的高度大于在第一器件区段中的高度。
12.权利要求10的半导体模具，其中第一类型的一个或更多半导体器件被形成在第二外延层之下的第一外延层中。
13.权利要求1的半导体模具，其中第一外延层的掺杂浓度是第二外延层的3x到30X倍，并且第二外延层的厚度是第一外延层的1.3到4倍。
14.权利要求1的半导体模具，其包括衬底上的第一外延层和衬底上与第一外延层侧向相邻的第二外延层，从而使得衬底在第一器件区段中被第一外延层覆盖并且在第二器件区段中被第二外延层覆盖，其中第二外延层比第一外延层的掺杂程度更轻并且/或者更厚，第一类型的一个或更多半导体器件被形成在第一外延层中，并且第二类型的一个或更多半导体器件被形成在第二外延层中。
15.权利要求1的半导体模具，其中第一类型的一个或更多半导体器件是DMOS晶体管，并且第二类型的一个或更多半导体器件包括MOS、双极型、JFET、二极管、电容器和电阻器器件中的至少之一。
16.权利要求1的半导体模具，其中在其中形成第一类型的一个或更多半导体器件的外延层的掺杂类型不同于在其中形成第二类型的一个或更多半导体器件的外延层。
17.权利要求1的半导体模具，其中第一器件区段和第二器件区段的至少之一包括所述半导体模具上的多个分隔开的区域。
18.一种制造半导体模具的方法，包括：
提供衬底；
形成第一器件区段，该第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件；以及
形成与第一器件区段分隔开的第二器件区段，并且该第二器件区段包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件，第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。
19.权利要求18的方法，包括：
在衬底上生长第一外延层；
在第一外延层上生长第二外延层，第一外延层具有不同于第二外延层的厚度和掺杂浓度中的至少一项；
在第一外延层中形成第一类型的一个或更多半导体器件；以及
在第二外延层中形成第二类型的一个或更多半导体器件。
20.权利要求19的方法，包括：
在衬底中形成倾斜步阶，从而使得衬底具有针对第一器件区段的升高节段和针对第二器件区段的凹陷节段；
在衬底上生长第一外延层，从而使得第一外延层具有下方节段、上方节段以及连接上方节段与下方节段的倾斜步阶节段；
在第一外延层的上方节段和倾斜步阶节段上沉积掩模层；
在第一外延层的下方节段和至少部分倾斜步阶节段上生长第二外延层；
在第一器件区段中的第一外延层中形成第一类型的一个或更多半导体器件；以及
在第二器件区段中的第一外延层之上的第二外延层中形成第二类型的一个或更多半导体器件。
21.权利要求19的方法，包括：
在衬底中形成倾斜步阶，从而使得衬底具有针对第一器件区段的升高节段和针对第二器件区段的凹陷节段；
在衬底上生长第一外延层，从而使得第一外延层具有下方节段、上方节段以及连接上方节段与下方节段的倾斜步阶节段；
在第一外延层的上方节段上沉积掩模层；
在第一外延层的下方节段和倾斜步阶节段上生长第二外延层；
在第一器件区段中的第一外延层中形成第一类型的一个或更多半导体器件；以及
在第二器件区段中的第一外延层之上的第二外延层中形成第二类型的一个或更多半导体器件。
22.权利要求19的方法，包括：
在第一外延层上沉积掩模层，从而使得第一外延层具有在第一器件区段中被所述掩模层覆盖的被掩蔽部分和第二器件区段中的无掩蔽部分；
去除第一外延层的无掩蔽部分，从而使得衬底在第二器件区段中被暴露出来；
去除衬底的所暴露部分的上部；
在去除衬底的所暴露部分的上部之后在衬底的所暴露部分上生长第二外延层，从而使得第二外延层与第一外延层侧向相邻；
平面化第二外延层的上部；
在第一外延层中形成第一类型的一个或更多半导体器件；以及
在第二外延层中形成第二类型的一个或更多半导体器件。
23.权利要求22的方法，还包括：在去除衬底的所暴露部分的上部之后，形成穿过第一外延层延伸到衬底中的至少部分地填充有绝缘材料的沟槽，所述沟槽分隔开第一和第二器件区段。
24.权利要求23的方法，还包括：
在去除衬底的所暴露部分的上部之前，形成穿过第一外延层延伸到衬底中的至少部分地填充有绝缘材料的一个或更多附加沟槽；
围绕所述一个或更多附加沟槽生长第二外延层；以及
在第二外延层中形成势阱区段，所述一个或更多附加沟槽侧向隔离所述势阱区段。
25.权利要求19的方法，其中第一外延层和第二外延层具有相同导电类型，并且所述方法还包括：
在第二器件区段中形成插入在第一外延层与第二外延层之间的相反导电类型的第三外延层；以及
在第二器件区段中的第二外延层中形成具有与第三外延层相同导电类型的势阱区段。
26.权利要求19的方法，包括：
在衬底中形成倾斜步阶，从而使得衬底具有针对第一器件区段的升高节段和针对第二器件区段的凹陷节段；
在衬底的升高节段、衬底的凹陷节段和所述倾斜步阶上生长第一外延层，从而使得第一外延层具有下方节段、上方节段以及连接上方节段与下方节段的倾斜步阶节段；
在衬底的升高节段、衬底的凹陷节段和所述倾斜步阶之上的第一外延层上形成第二外延层，从而使得第一外延层具有下方节段、上方节段以及连接上方节段与下方节段的倾斜步阶节段；
在第二外延层的下方节段和第二外延层的至少部分倾斜步阶节段上沉积掩模层；
去除第二外延层的上方节段和倾斜步阶节段的至少一部分；
在第一器件区段中的第一外延层中形成第一类型的一个或更多半导体器件；以及
在第二器件区段中的第一外延层之上的第二外延层中形成第二类型的一个或更多半导体器件。
27.权利要求19的方法，包括：
通过湿法蚀刻部分地使得衬底的升高节段之上的第二外延层凹陷；以及
在把掩模层用作蚀刻停止层的湿法蚀刻之后向回研磨第二外延层。
28.权利要求18的方法，包括：
在衬底上生长第一外延层；
在第一外延层上生长第二外延层；
去除第一器件区段中的第二外延层的上部，从而使得第二外延层在第二器件区段中比在第一器件区段中更厚；
在第一器件区段中形成第一类型的一个或更多半导体器件，从而使得第一类型的一个或更多半导体器件从表面延伸到第一外延层中；以及
在第二器件区段中形成第二类型的一个或更多半导体器件，从而使得第二类型的一个或更多半导体器件不延伸到第一外延层中。
29.权利要求18的方法，包括：
在衬底上生长第一外延层；
在第一外延层上生长第二外延层；
在第一器件区段中形成穿过第一外延层延伸到第二外延层中的沟槽；
通过所述沟槽把掺杂剂注入到第一器件区段中的第一外延层中，以在第一器件区段中的第二外延层之下的第一外延层中形成一个或更多DMOS器件的源极和主体区段；
形成去到一个或更多DMOS器件的接触，所述接触穿过第二外延层延伸到第一外延层；以及
在第二器件区段中的第一外延层上方的第二外延层中形成第二类型的一个或更多半导体器件。
30.权利要求18的方法，包括：
在衬底上生长第一外延层；
在第一外延层上生长第二外延层；
在第一器件区段中形成穿过第一外延层延伸到第二外延层中的沟槽；
去除第二外延层的布置在沟槽之间的部分，以暴露出下面的第一外延层；
在沟槽之间把掺杂剂注入到第一外延层的所暴露部分中，以在第一器件区段中的第二外延层之下的第一外延层中形成第一类型的一个或更多半导体器件的源极和主体区段；
在第二器件区段中的第一外延层上方的第二外延层中形成第二类型的一个或更多半导体器件；以及
利用导电材料填充沟槽之间的开放空间，以形成去到第一类型的一个或更多半导体器件的接触。
31.权利要求18的方法，包括：
在衬底上生长第一外延层；
在第一外延层上生长第二外延层；
在第一器件区段和第二器件区段中形成穿过第一外延层延伸到第二外延层中的沟槽，从而使得第一和第二器件区段中的所述沟槽延伸到第一外延层中的相同深度；
在形成所述沟槽之后去除第一器件区段中的第二外延层；
在第一器件区段中的第一外延层中形成第一类型的一个或更多半导体器件；以及
在第二器件区段中的第一外延层之上的第二外延层中形成第二类型的一个或更多半导体器件。
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