CN102456550A - 利用单图案化隔离件技术的双图案化技术 - Google Patents

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Abstract

一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。

Description

利用单图案化隔离件技术的双图案化技术
技术领域
本发明涉及半导体领域，更具体地，涉及利用单图案化隔离件技术的双图案化技术。
背景技术
双图案化(double patterning)是为光刻而发展的技术，用来提高集成电路中的部件密度。具体地，为了在晶片上形成集成电路的部件，使用包括应用光刻胶并在该光刻胶中限定图案的光刻技术。首先在光刻掩模中限定光刻胶中的图案，并通过光刻掩模中的透明部分或不透明部分来实现光刻胶中的该图案。之后，图案化的光刻胶中的图案被转印为形成在晶片上的制造部件。
随着集成电路的日益缩小，光学邻近效应产生了日益增加的严重问题。当两个分离的部件彼此太近时，光学邻近效应会使部件彼此更近。为了解决这种问题，引入了双图案化技术。位置相邻的部件被分离为同一双图案化掩模集的两个掩模，其中两个掩模均用于形成将利用单一掩模形成的部件。在每一个掩模中，部件之间的距离比单掩模中的部件之间的距离增加，因此光学邻近效应被减弱，或基本上被消除。
传统的双图案化技术要求双光刻处理。在一些传统的双图案化处理中，利用第一光刻处理，双图案化掩模集的第一光刻掩模中的图案被转印至可为硬掩模层的牺牲层。之后，利用第二光刻处理，同一双图案化掩模集的第二光刻掩模中的图案被转印至牺牲层。之后牺牲层中的该图案被用于形成期望的部件。
在其他传统的双图案化处理中，双图案化掩模集的第一光刻掩模中的图案被转印至第一光刻胶。之后图案化的第一光刻胶受到保护(称为光刻凝固(litho-freeze))。之后同一双图案化掩模集的第二光刻掩模中的图案在与第一光刻胶相同的水平处被转印至第二光刻胶。之后第一和第二光刻胶的图案被转印以形成期望的部件。
在另一传统的双图案化处理中，首先形成牺牲图案，之后在牺牲图案的侧壁上形成隔离件(spacer)。之后移除该牺牲图案，剩下隔离件。结果，隔离件的图案密度比牺牲图案的图案密度加倍，并且隔离件的节距减小为牺牲图案的一半。之后执行独立的光刻处理以图案化隔离件。之后隔离件的图案被转印以形成期望的部件。
在传统的双图案化处理中，需要两个光刻步骤。由于两个光刻步骤之间掩模的不对准，利用第一和第二光刻掩模形成的部件的相对位置会彼此偏离。这将影响得到的电路的RC和定时性能。
发明内容
为解决上述问题，本发明提供了一种形成集成电路结构的方法，该方法包括：提供晶片表示；在晶片表示上形成平行于第一方向的第一多个轨迹和第二多个轨迹，其中，第一多个轨迹和第二多个轨迹以交替的图案进行布置；在第一多个轨迹上而不在第二多个轨迹上对第一多个图案进行布线；在第二多个轨迹上而不在第一多个轨迹上对第二多个图案进行布线；以及使第一多个图案在第一方向上和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中，在延伸步骤之后，晶片表示上的第一多个图案的相邻两个的空间基本上均不大于预定空间。
该方法还包括将第一多个图案转印至光刻掩模，其中，第二多个图案不被转印至光刻掩模。
该方法还包括：在晶片表示上形成平行于第一方向的第三多个轨迹，其中，每个第三多个轨迹均被分配在第一多个轨迹中的一个和第二多个轨迹中的对应相邻的一个的中间；形成第四多个轨迹，第四多个轨迹在第二方向上延伸，并且具有均等的空间；绘制围绕每个第一多个图案的第一多个圆环；以及绘制围绕每个第二多个图案的第二多个圆环，其中，每个第一多个圆环和第二多个圆环均位于由第一多个轨迹、第二多个轨迹、第三多个轨迹和第四多个轨迹形成的栅格的一个栅格点上。
该方法还包括在第三多个轨迹上对第一多个图案的一部分进行布线，其中，实施的设计规则不允许在第三多个轨迹上对第二多个图案进行布线。
其中，实施的设计规则不允许围绕第一多个图案的第一个的第一多个圆环中的任一个与围绕第一多个图案的第二个的第一多个圆环中的任一个重叠。
该方法还包括：提供晶片；以及利用光刻法将第一多个图案转印至晶片以形成第一多个部件，其中第二多个图案不被转印。
该方法还包括：在第一多个部件的侧壁上形成侧壁隔离件；以及填充由侧壁隔离件包围的空间以形成第二多个部件，其中，第一多个部件和第二多个部件具有基本上齐平的顶部表面和基本上齐平的底部表面，并且由基本上相同的材料形成。
其中，预定空间等于或小于侧壁隔离件的厚度的两倍。
其中，对第一多个图案和第二多个图案进行布线并将第一多个图案延伸的步骤是通过计算机实现的。
该方法还包括选自主要由以下操作构成的组的步骤：形成连接第一多个图案中以及第一多个轨迹的不同轨迹上的图案的第一接合部；以及形成连接第二多个图案中以及第二多个轨迹的不同轨迹上的图案的第二接合部。
此外，还提供了一种形成集成电路结构的方法，该方法包括：提供晶片；提供光刻掩模；利用光刻掩模在晶片上形成第一多个部件；在第一多个部件的侧壁上形成侧壁隔离件，其中，侧壁隔离件包围多个空间；以及填充多个空间以形成第二多个部件。
在形成第二多个部件的步骤之后还包括：移除侧壁隔离件。
其中，第一多个部件和第二多个部件是金属线。
其中，第二多个部件包括从上向下观看时所见的刺状部，并且其中刺状部指向第一多个部件中的相邻两个部件之间的空间。
其中，形成侧壁隔离件的步骤包括：在晶片上并且在第一多个部件上覆盖形成隔离件层；以及蚀刻隔离件层以移除隔离件层的水平部分，其中，在隔离件层的水平部分被移除之后，剩余由侧壁隔离件包围的多个空间。
此外，还提供了一种装置，包括：晶片；第一多个部件，位于晶片上；以及第二多个部件，位于与第一多个部件相同水平处，其中，第二多个部件包括从上向下观看时所见的晶片的刺状部。
其中，第二多个部件的刺状部指向第一多个部件中的相邻两个部件之间的空间。
其中，第二多个部件的刺状部均不指向第一多个部件的非空间部分。
其中，每个第二多个部件均被第一多个部件的部分包围。
其中，第一多个部件还包括圆角角部，以及其中，刺状部的侧壁沿着第一多个部件中的面向刺状部的侧壁的相应部件的侧壁的轮廓。
附图说明
为了更完整地理解实施例及其优点，现在结合附图参考下列说明，附图中：
图1至图7B是根据一个实施例在双图案化部件的制造中，中间阶段的截面图和俯视图；
图8A至图10示出了根据备选实施例的双图案化部件；
图11示出了利用该实施例形成的双图案化部件的俯视图，其中形成了刺状部；以及
图12A至图15示出了根据多个备选实施例的双图案化部件的形成。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是示例性的，不用于限制本发明的范围。
根据一个实施例示出了具有新颖性的双图案化处理。示出了制造该实施例的中间阶段。之后讨论该实施例的多种变型。在多个视图和示例性实施例中，相同的参考标号用来表示相同的元件。
图1至图7B示出了根据一个实施例利用双图案化技术在半导体晶片上的双图案化部件的形成。图1至图3示出了双图案化部件的布线的形成。参照图1，提供了晶片表示(wafer representation)20的俯视图。利用布线工具(可以是包括诸如硬盘驱动的存储介质的计算机)来绘制晶片表示20。晶片表示20表示将在其上制造双图案化部件的实际晶片。在晶片表示20中绘制轨迹(这里被称为“A”轨迹和“B”轨迹)，并且这些轨迹以交替的图案进行配置。在一个实施例中，贯穿晶片表示20和晶片表示20中的芯片表示(未示出)绘制A-轨迹和B-轨迹，虽然其可绘制在晶片表示20的形成双图案化图案的区域中，而不绘制在没有形成双图案化部件的区域中。A-轨迹和B-轨迹可具有均匀的空间S，当然，该空间也可以是不均匀的。
接下来，如图2所示，在晶片表示20中布置集成电路的相同类型和相同层的图案26A1(在本公开中也被称为A-图案)和26B1(在本公开中也被称为B-图案)。图案26A1和26B1可以是有源区域、金属层中的金属线(或导孔或接触插头)的图案、多晶硅层中的多晶硅线、或集成电路的任意层中的图案。图案26A1布置在A-轨迹上，并与A-轨迹对准，图案26B1布置在B-轨迹上，并与B-轨迹对准。因此，图案26A1也被称为A-图案，图案26B1被称为B-图案。当图案26A1和26B1是金属线和/或导孔的图案时，可以通过例程工具来执行相应的布线，因此相应的布线步骤也是例程步骤。在一个实施例中，该布线是一维(1D)的，这意味着没有接合部(jog)连接不同A-轨迹上的图案26A1，且没有接合部连接不同B-轨迹上的图案26B1。在备选实施例中，该布线是二维(2D)的，这意味着在不同的A-轨迹上存在连接图案26A1的接合部(诸如接合部26A1’)，和/或在不同的B-轨迹上存在连接图案26B1的接合部(未示出)。在一个实施例中，允许接合部连接图案26A1，且允许接合部连接图案26B1，但不能布置出将任一图案26A1连接至任一图案26B1的接合部。
相邻图案26A1之间的最小(可允许)空间S1可以不同于相邻图案26B1之间的最小空间S2。在一个实施例中，最小空间S2为最小空间S1的约1.5倍、2倍或3倍。
参照图3，图案26A1和26B1在X方向和/或Y方向上延伸，使得将虚拟填充物26A2和26B2加入到如图2所示的布线中。此外，虚拟填充物(26A2，26A3，26B2)可以直接“放置”入集成电路图案中，而不必全然经由“延伸”原图案(26A1，26B1)等形成。虚拟填充物包括在X方向上延伸的部分26A2和在Y方向上延伸的部分26A3和26B2。在图案延伸之后，图案26A2和26A3可被连接至各自的图案26A1以形成集成图案(这里被称为图案26A)，其虽然使用不同的阴影示出，但实际上与图案26A1不可区分。相似地，图案26B2也可连接至各自的图案26B 1以形成集成图案(这里被称为图案26B)。
在图案延伸之后，每一个图案26B(包括26B1和26B2)被一个或多个图案26A(包括26A1、26A2和26A3)包围。此外，包围同一图案26B的相邻图案26A之间的空间S3小于或等于预定空间，该预定空间等于或小于如图6B所示的隔离件50的厚度T的两倍。
之后，如图4B所示，在光刻掩模40上可形成图3中所示的图案26A，其中，光刻掩模40包括允许光透射的透明部分(用于曝光光刻胶44)和阻止光透射的不透明部分。然而，图案26B不包括在光刻掩模40中。在晶片38的俯视图图4A中，光刻掩模40用于形成部件42A，该部件在晶片38上具有与图3中的图案26A相同的图案。虽然示出的部件42具有虚拟填充物42A2和42A3(利用与42A1不同的阴影示出)，但是该虚拟填充物实际上是部件42A的集成部分，并且与部件42A的其它部分不可区分。部件42A可以是金属线、多晶硅线、绝缘线/区域、有源区域、或集成电路任意层中的其它部件。
图4B示出了图4A中所示的结构的截面图，其中该截面图由图4A中沿截线4B-4B的平面获得。图4B示出了如何形成部件42A，其中形成过程包括使用光刻掩模40来暴光光刻胶44，其依次将部件42A图案化。
参照图5，形成隔离件层48以覆盖包括部件42A的晶片38。隔离件层48可由氧化硅、氮化硅、氮氧化硅、上述的组合、上述的多层等形成。接下来，如图6A、6B和6C所示，在隔离件层48上执行蚀刻步骤以移除水平部分，而将垂直部分保留在部件42的侧壁上，形成侧壁隔离件50。图6B和6C示出了图6A中所示结构的截面图，其中该截面图分别由图6A中沿截线6B-6B和6C-6C的平面获得。参照图6A，相邻部件42A的侧壁上的侧壁隔离件50可被连接，并包围空间52。可以观察到，隔离件52与图3中的图案26B(包括26B1和26B2)位于相同的位置并具有相似的大小和形状。图6B示出了由于相邻部件42A之间的空间大于隔离件50的厚度T的两倍而形成空间52。在图6C中，由于相邻部件42A之间的空间等于或小于厚度T的两倍，相邻部件42A上的隔离件50连接在一起。
参照图7A和7B，其分别是俯视图和截面图，如图6A和6B所示通过将材料填充到空间52中而形成部件42B。在一个实施例中，部件42B的材料可以与部件42A的材料相同或相似。在一个示例性实施例中，部件42A和42B可以是包括金属的金属线。填充方法可包括物理气相沉积(PVD)、原子层沉积(ALD)、或任意其它可用沉积方法，例如，从多种化学气相沉积(CVD)方法中选择的方法。可执行平坦化以使部件42B的顶部表面与部件42A的顶部表面齐平。此外，部件42A和42B位于集成电路的相同水平处，并且它们的底部表面基本上彼此齐平，如虚线所示。在得到的结构中，部件42A的图案本质上与图3中的图案26A(包括26A1、26A2和26A3)相同，并且部件42B的图案本质上与图3中的图案26B(包括26B1和26B2)相同。
图8A和8B示出了根据备选实施例的部件/图案42A/26A以及部件/图案42B/26B的形状。在图8A中，部件/图案42A/26A可包括穿过两个A-轨迹的接合部。此外，部件/图案42A/26A可在Y方向上延伸，使得部件/图案42A/26A的俯视图尺寸大于导孔60的俯视图尺寸，在截面图(未示出)中该导孔在部件42A之上并连接至部件42A。此外，在俯视图中，部件/图案42A/26A超过导孔60的边缘在X和Y方向上延伸，因此在俯视图中看起来环绕导孔60。图8B示出了相似的实施例，其中在俯视图中部件42B/26B延伸超过导孔60的边缘，并包括穿过两个B-轨迹的接合部。图9和图10示出了实施例，其中每个部件42A/26A(或42B/26B)延伸穿过多个A-轨迹和/或B-轨迹。接合部42A/26A和42B/26B的形成过程可从之前段落出现的教导中得知。
图11示出了部件42A和42B的示意性俯视图。应理解，图案42A可进行一个圆角作用，从而在俯视图中，部件42A的角部变圆。因此，在角部的侧壁上后续形成的隔离件50(图11中未示出，请参照图6A至6C)将沿着部件42A的圆角角部的轮廓布置。因此，后续形成的部件42B将具有刺状部(标号为42B’)。刺状部42B’具有指向相邻部件42A之间的空间的端部，并且刺状部42B’的端部均不指向部件42A的非空间部分。刺状部42B’的侧壁62的轮廓(从俯视图看)将沿着部件42A的面向侧壁62的侧壁64的曲线布置。
图12A至图15示出了根据多种备选实施例的双图案化部件的布线。除非具体指出，否则，这些实施例中的参考标号表示与图1至图11中所示的实施例中相同的元件。在这些实施例中，在如图1至图10中所示的A/B-轨迹之间引入了A-图案半-轨迹D。在该实施例的初始步骤中，与图2中的双图案化部件26A1和26B1相似的双图案化部件被布线。图12A示出了得到的图案。A-图案半-轨迹D位于A-图案和相邻的B-图案的中间。因此，A-图案半-轨迹D和相邻的A-轨迹或B-轨迹之间的距离D1是A-轨迹A和相邻的B-轨迹B之间距离的一半。在图12A中，A-轨迹、B-轨迹和A-图案半-轨迹D在Y方向上延伸。在X方向上，还绘制了多条C轨迹，其中相邻C轨迹之间的距离D2可以等于、大于或小于距离D1。
与图1至图11中所示的实施例相似，双图案化部件被分为使用光刻处理形成的A-图案(与图1至图11中的图案26A/42A相似)和在环绕A-图案的隔离件之间形成的B-图案(与图1至图11中的图案26B/42B相似)。A-图案26A1可以形成在A-轨迹上，如图12A所示，或形成在A-图案半-轨迹D上。在实施例中，为了有助于增强设计规则，使用了A-圆环和B-圆环的概念。A-圆环70绘制在C-轨迹和A轨迹、B轨迹、以及A-图案半-轨迹D的栅格上，并且被配置为充分包围A-图案26A1。在一个实施例中，所有紧邻A-图案26A1的栅格点均被A-圆环70占据。然而，在B-轨迹上不形成A-图案26A1，虽然可形成布线接合部以与B轨迹相交，用以使不同轨迹上的两个A-图案26A1互连(参照图14)。
B-图案26B1形成在B-轨迹上，如图12A和12B所示。B-圆环72绘制在C-轨迹和A-轨迹、B轨迹、以及A-图案半-轨迹D的栅格上，并且被布置为充分包围B-图案26B1。在一个实施例中，所有紧邻B-图案26B1的栅格点均被B-圆环72占据。在A-轨迹上不形成B-图案26B1，虽然可形成布线接合部以与A-轨迹和/或A-图案半-轨迹D相交，用以使不同轨迹上的两个B-图案26B1互连(参照图14)。
A-圆环70和B-圆环72不能与A图案26A1和/或B-图案26B1重叠。此外，A-圆环70和B-圆环72被置于紧邻相应的A-圆环70和B-圆环72，并且在A-圆环70和相应的A-图案26A1之间不存在没有被A-圆环70占据的栅格点。此外，在B-圆环72和相应的B-图案26B1之间不存在没有被B-圆环72占据的栅格点。在晶片或芯片的布线中，所有的A-图案26A1都充分被A-圆环70环绕，并且所有的B-图案26B1都充分被B-圆环72环绕。
图13A和13B示出了不符合设计规则的两个布线。参照图13A，当两个A-图案26A1彼此邻近且其间没有B-图案时，属于不同A-图案26A1的A-圆环70不允许重叠。因此，相邻A-图案26A1彼此之间间隔开距离D1的至少2倍，如图14所示，同时不允许出现图13A中的情形。然而，A-圆环70可以与B-圆环72重叠，因此，如图14所示，A-图案26A1和相邻的B-图案26B1之间的空间可以与距离D1的一倍一样小。
参照图13B，如果没有A-图案介于其间，则不允许两个B-图案26B1被放置为彼此相邻。这保证了在随后的用于形成各自的部件42B(参照图11和图4B至7B)的处理中，分离的部件42B不会被不期望地连接为一个。因此，不允许图13B中的B-图案26B1的布置。
图14示出了使用所讨论的设计规则的多个双图案化部件26A1和26B1的布线的形成。图14中所示参考标号的含义已在图1至10中的实施例中得到论述，因此不再赘述。
接下来，如图15所示，如图14中所示的图案26A1和26B1在X方向和/或Y方向上延伸，使得增加了虚拟填充物26A2/26A3和26B2。与图3所示的实施例相似，虚拟填充物包括在X方向上延伸的部分26A2和在Y方向上延伸的部分26A2和26B2。在图案延伸之后，图案26A2和26A3可以连接至各自的图案26A1以形成集成图案(这里被称为图案26A)，其虽然用不同的阴影示出，但实际上与图案26A1不可区分。相似地，图案26B2可连接至各自的图案26B1以形成集成图案(这里被称为图案26B)。在图案的延伸中，虚拟填充物可与A-圆环70和B-圆环72重叠。注意到，A-圆环70和B-圆环72是用在A-图案26A1和B-图案26B1的位置处的虚拟圆环，并且在执行虚拟填充时不再使用。
这些实施例的剩余处理步骤本质上与图4B至7B所示的相同。在如图15中所示的图案被布线之后，如图15中所示的图案26A(包括26A1、26A2和26A3)可以形成在与图4B中所示相似的光刻掩模40上。接下来，使用光刻掩模40形成部件42A，如图4A至4B所示。之后，在部件42A的侧壁上形成隔离件，并且之后在由围绕部件42A的隔离件围绕的空间中形成部件42B，如图5A至7B中所示。
在这些实施例中，仅需要一次曝光一次蚀刻处理来形成双图案化图案42A，同时利用双图案化部件42A形成双图案化部件42B，而不需要第二次曝光第二次蚀刻处理。因此减少了制造花费。此外，对部件42A和42B之间的非对准的关注也基本上被消除了。
根据这些实施例，一种形成集成电路结构的方法，包括：在晶片表示上形成与第一方向平行的第一和第二多个轨迹。该第一和第二多个轨迹以交替的图案进行布置。在第一多个轨迹上而不在第二多个轨迹上对第一多个图案布线。在第二多个轨迹上而不在第一多个轨迹上对第二多个图案布线。使该第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，并且基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。
根据另一实施例，一种形成集成电路结构的方法，包括：提供晶片；提供光刻掩模；利用光刻掩模在晶片上形成第一多个部件；在第一多个部件的侧壁上形成侧壁隔离件，其中，侧壁隔离件围绕多个空间；以及填充多个空间以形成第二多个部件。
根据又一实施例，一种装置包括：晶片；在晶片之上的第一多个部件；以及在与第一多个部件相同水平处的第二多个部件，其中第二多个部件包括在晶片的俯视图中所见的刺状部。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种形成集成电路结构的方法，所述方法包括：
提供晶片表示；
在所述晶片表示上形成平行于第一方向的第一多个轨迹和第二多个轨迹，其中，所述第一多个轨迹和所述第二多个轨迹以交替的图案进行布置；
在所述第一多个轨迹上而不在所述第二多个轨迹上对第一多个图案进行布线；
在所述第二多个轨迹上而不在所述第一多个轨迹上对第二多个图案进行布线；以及
使所述第一多个图案在所述第一方向上和与所述第一方向垂直的第二方向上延伸，使得每个所述第二多个图案被所述第一多个图案的部分包围，其中，在延伸步骤之后，所述晶片表示上的所述第一多个图案的相邻两个的空间基本上均不大于预定空间。
2.根据权利要求1所述的方法，还包括将所述第一多个图案转印至光刻掩模，其中，所述第二多个图案不被转印至所述光刻掩模。
3.根据权利要求1、所述的方法，还包括：
在所述晶片表示上形成平行于所述第一方向的第三多个轨迹，其中，每个所述第三多个轨迹均被分配在所述第一多个轨迹中的一个和所述第二多个轨迹中的对应相邻的一个的中间；
形成第四多个轨迹，所述第四多个轨迹在所述第二方向上延伸，并且具有均等的空间；
绘制围绕每个所述第一多个图案的第一多个圆环；以及
绘制围绕每个所述第二多个图案的第二多个圆环，其中，每个所述第一多个圆环和所述第二多个圆环均位于由所述第一多个轨迹、所述第二多个轨迹、所述第三多个轨迹和所述第四多个轨迹形成的栅格的一个栅格点上。
4.根据权利要求3所述的方法，还包括在所述第三多个轨迹上对所述第一多个图案的一部分进行布线，其中，实施的设计规则不允许在所述第三多个轨迹上对所述第二多个图案进行布线。
5.根据权利要求3所述的方法，其中，实施的设计规则不允许围绕所述第一多个图案的第一个的所述第一多个圆环中的任一个与围绕所述第一多个图案的第二个的所述第一多个圆环中的任一个重叠。
6.根据权利要求1所述的方法，还包括：
提供晶片；以及
利用光刻法将所述第一多个图案转印至所述晶片以形成第一多个部件，其中所述第二多个图案不被转印。
7.根据权利要求6所述的方法，还包括：
在所述第一多个部件的侧壁上形成侧壁隔离件；以及
填充由所述侧壁隔离件包围的空间以形成第二多个部件，其中，所述第一多个部件和所述第二多个部件具有基本上齐平的顶部表面和基本上齐平的底部表面，并且由基本上相同的材料形成。
8.根据权利要求7所述的方法，其中，所述预定空间等于或小于所述侧壁隔离件的厚度的两倍。
9.一种形成集成电路结构的方法，所述方法包括：
提供晶片；
提供光刻掩模；
利用所述光刻掩模在所述晶片上形成第一多个部件；
在所述第一多个部件的侧壁上形成侧壁隔离件，其中，所述侧壁隔离件包围多个空间；以及
填充所述多个空间以形成第二多个部件。
10.一种装置，包括：
晶片；
第一多个部件，位于所述晶片上；以及
第二多个部件，位于与所述第一多个部件相同水平处，其中，所述第二多个部件包括从上向下观看时所见的所述晶片的刺状部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104462635A (zh) * 2013-09-24 2015-03-25 格罗方德半导体公司 使用sadp技术制造电路布局的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8069423B2 (en) 2008-08-11 2011-11-29 Cadence Design Systems, Inc. System and method for model based multi-patterning optimization
JP2011242541A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体集積回路装置、および標準セルの端子構造
US8691697B2 (en) 2010-11-11 2014-04-08 International Business Machines Corporation Self-aligned devices and methods of manufacture
US8448120B2 (en) 2011-05-09 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction for single patterning spacer technique
US8516402B1 (en) 2011-08-22 2013-08-20 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US8473874B1 (en) * 2011-08-22 2013-06-25 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
TWI509368B (zh) * 2012-08-20 2015-11-21 Winbond Electronics Corp 於基底中形成圖案的方法
CN103681231B (zh) * 2012-09-03 2016-08-03 华邦电子股份有限公司 于基底中形成图案的方法
US8839168B2 (en) * 2013-01-22 2014-09-16 Globalfoundries Inc. Self-aligned double patterning via enclosure design
US9026973B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for arbitrary metal spacing for self-aligned double patterning
US9372952B1 (en) * 2014-03-07 2016-06-21 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for enhancing metrics of electronic designs using design rule driven physical design implementation techniques
US10192021B1 (en) * 2017-02-21 2019-01-29 Cadence Design Systems, Inc. Generating and inserting metal and metal etch shapes in a layout to correct design rule errors
CN108009352A (zh) * 2017-11-30 2018-05-08 上海华力微电子有限公司 一种光刻版图的填充流程及光刻掩膜的设计方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060224264A1 (en) * 2005-04-04 2006-10-05 Shin-Meei Wang Tape out template system and method
US20080274415A1 (en) * 2007-05-02 2008-11-06 Lee Sang Hee Layout Method for Mask
US20080282218A1 (en) * 2007-05-10 2008-11-13 Lee Sang Hee Method for Designing Mask

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492073B1 (en) * 2001-04-23 2002-12-10 Taiwan Semiconductor Manufacturing Company Removal of line end shortening in microlithography and mask set for removal
DE102005003183B4 (de) * 2005-01-19 2011-06-16 Qimonda Ag Verfahren zur Herstellung von Halbleiterstrukturen auf einem Wafer
JP4772618B2 (ja) * 2006-07-31 2011-09-14 東京応化工業株式会社 パターン形成方法、金属酸化物膜形成用材料およびその使用方法
JPWO2008114644A1 (ja) * 2007-03-16 2010-07-01 Jsr株式会社 レジストパターン形成方法及びそれに用いるレジストパターン不溶化樹脂組成物
JP2008277318A (ja) * 2007-04-25 2008-11-13 Elpida Memory Inc パターン形成方法
US7651950B2 (en) 2007-09-28 2010-01-26 Hynix Semiconductor Inc. Method for forming a pattern of a semiconductor device
US7935477B2 (en) * 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
KR20090076743A (ko) * 2008-01-07 2009-07-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US20090253078A1 (en) * 2008-04-07 2009-10-08 Sokudo Co., Ltd. Double exposure lithography using low temperature oxide and uv cure process
KR20100013970A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 및 이의 제조 방법
EP2151717A1 (en) * 2008-08-05 2010-02-10 ASML Holding N.V. Full wafer width scanning using step and scan system
US7858271B2 (en) * 2008-08-14 2010-12-28 Tdk Corporation Method of measuring dimension of pattern and method of forming pattern
US8255837B2 (en) * 2009-02-03 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for cell boundary isolation in double patterning design
US8362482B2 (en) * 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
JP2010278189A (ja) * 2009-05-28 2010-12-09 Renesas Electronics Corp 半導体集積回路の設計方法及び設計システム
TWI397828B (zh) * 2009-07-06 2013-06-01 Univ Nat Taiwan 應用於雙圖案微影技術的佈局分解方法
US8782586B2 (en) * 2009-07-16 2014-07-15 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning
US8365102B2 (en) * 2010-05-27 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for checking and fixing double-patterning layout

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060224264A1 (en) * 2005-04-04 2006-10-05 Shin-Meei Wang Tape out template system and method
US20080274415A1 (en) * 2007-05-02 2008-11-06 Lee Sang Hee Layout Method for Mask
US20080282218A1 (en) * 2007-05-10 2008-11-13 Lee Sang Hee Method for Designing Mask

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104462635A (zh) * 2013-09-24 2015-03-25 格罗方德半导体公司 使用sadp技术制造电路布局的方法
CN104462635B (zh) * 2013-09-24 2017-03-29 格罗方德半导体公司 使用sadp技术制造电路布局的方法

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