CN102428562B - 用于交叉点存储器阵列的垂直定向的选择晶体管 - Google Patents

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Abstract

本发明揭示一种垂直场效晶体管结构，其包含从半导体基底(555)竖立的半导体材料台面(320)，所述半导体材料台面(320)形成第一经掺杂区与第二经掺杂区之间的导电沟道。所述第一经掺杂区电耦合到所述基底的表面上的一个或一个以上第一硅化物层(352)。所述第二经掺杂区电耦合到所述台面的上表面上的多个第二硅化物层(351)中的一者。在所述台面的一个或一个以上侧壁上提供栅极导体(350)。电阻式存储器单元(220)可耦合到所述第二硅化物层以形成交叉点阵列。

Description

用于交叉点存储器阵列的垂直定向的选择晶体管
相关申请案交叉参考
此申请案涉及与本案同时提出申请的第12/469,433号美国专利申请案，所述申请案的说明书以全文引用方式并入本文中。
技术领域
本文中所揭示的实施例一般来说涉及半导体选择装置领域，且更特定来说涉及用于半导体存储器装置的存取装置。
背景技术
非易失性存储器装置即使在关断到所述存储器装置的电力时也能够保持所存储的信息。传统上，非易失性存储器装置占据大量空间且消耗大量电力。因此，非易失性存储器装置已广泛地用于其中可容忍有限电力汲取且电池寿命不成问题的系统中。然而，由于需要非易失性存储器的系统已在大小上继续缩小，因此一直以来寻求对非易失性存储器装置的改进，以便使这些装置更适合在便携式电子装置中使用或替代频繁存取的易失性存储器装置。所要的改进包含减小这些存储器的大小及电力消耗且改进所述存储器存取装置。
正在研究的经改进非易失性存储器装置包含其中可以编程方式改变电阻状态的电阻式存储器单元。电阻式存储器单元通过响应于所施加的编程电压而在结构上或化学上改变存储器单元的物理性质(此又改变单元电阻)来存储数据。正在研究的可变电阻存储器装置的实例包含使用可变电阻聚合物、钙钛矿材料、经掺杂非晶硅、相变玻璃及经掺杂硫属化合物玻璃以及其它材料的存储器。相变存储器(“PCM”)单元因单元材料的相的改变而具有变化的电阻。旋转穿隧随机存取存储器(“STRAM”)单元因单元材料的电流诱发磁化的改变而具有变化的电阻。
对于许多电阻式存储器单元来说，通过使充足强度的电流通过电阻式存储器单元来完成改变单元电阻。对于相变存储器单元及旋转穿隧存储器单元来说，(举例来说)50μA到100μA的编程及复位电流是常见的。然而，随着存储器单元的大小继续缩小，这些高电流产生极高电流密度。举例来说，对于20x20nm2存储器单元来说，所得电流密度的数量级为1x107A/cm2或更大。对于此些高电流密度，期望经改进的存储器存取装置提供高电流及低“关断”状态泄漏。
经改进的存取装置(例如，期望与电阻式存储器单元一起使用的那些存取装置)也可用于提供高电流给需要高电流的任一类型的存储器或半导体电路。
发明内容
附图说明
图1图解说明垂直定向的半导体晶体管装置。
图2A及图2B图解说明根据本发明的一个或一个以上实施例的存储器单元及存储器存取装置。
图3A、图3B及图3C图解说明根据本发明的一个或一个以上实施例的存储器单元与存储器存取装置的阵列。
图4图解说明根据本发明的一个或一个以上实施例的存储器单元与存储器存取装置的阵列。
图5图解说明根据本发明的一个或一个以上实施例的利用存储器阵列的处理系统。
具体实施方式
传统存储器存取装置在本质上是平面的，此意味着所述存取装置是在下伏结构的平面内逐层形成。所述下伏结构包含为基底材料的衬底及在所述衬底的表面上形成的层。所述衬底及所述衬底的顶部上的上覆层是平坦的或平面的。在这些层内形成存取装置以使得所得装置也以平面布置展开。作为特定实例，平面场效晶体管(“FET”)为具有在下伏结构的层内的导电沟道的FET。平面存取装置具有相对大的占用面积且遭受电流泄漏或必须彼此隔离以便避免泄漏电流。
非平面存取装置是平面装置的替代。非平面存取装置为并非平坦或平面的且可从衬底沿垂直方向定向的存取装置。这些装置包含在下伏结构的平面表面上方延伸的凸起部分。非平面存取装置的实例为鳍式FET。鳍式FET为包含充当晶体管主体的下伏衬底材料的薄垂直“鳍”的FET。鳍式FET的源极及漏极位于鳍的端处，而一个或一个以上栅极位于鳍的表面上。在激活后，电流即刻流过鳍。所述薄垂直结构导致优于传统平面存取装置的显著空间节省。
图1图解说明垂直FET 100。垂直FET 100包含薄垂直鳍或台面120，电流穿过鳍或台面120在源极130与漏极140之间垂直流动。台面120在衬底555上方延伸。在实例性垂直FET 100中，衬底555及台面120由硅形成。因此，源极130区及漏极140区两者为n掺杂或p掺杂，而垂直电流沟道125相应地为p掺杂或n掺杂。栅极150沿台面120的侧壁形成。可形成额外栅极150。在图1的实例中，两个栅极150在台面120的相对侧壁上形成，但垂直FET 100也可仅形成有单个栅极150。栅极150通过薄栅极绝缘体155(例如，栅极氧化物层)与台面120的侧壁分离。薄栅极绝缘体155为L形以便使栅极150绝缘而不与台面120及衬底555或衬底555上的任一导体接触。举例来说，栅极150可由多晶硅、金属或硅化物形成。当将适当的偏压施加到栅极150中的一者或一者以上时，电流经由沟道125从源极130垂直流动到漏极140。
在所揭示的实施例中，垂直FET 100可用作选择装置(例如，用于一个或一个以上电装置的存储器存取装置200)，如图2A的结构及图2B的示意图中所图解说明。在图2A中，存储器单元220电耦合到垂直FET装置200。存储器单元220包含顶部电极222及底部电极224。底部电极224耦合到用于漏极140的触点240。源极130耦合到触点230。在给源极触点230、栅极150及顶部电极222加适当偏压后，垂直FET 100即刻“接通”且电流流过沟道125及存储器单元220。通过加适当偏压，流过存储器单元220的电流强到足以用作存储器单元220的编程或复位电流。
存储器存取装置200及存储器单元220通常以存取装置200与存储器单元220的阵列形成。因此，源极触点230可从存储器存取装置200的源极130延伸相对长的距离到最近的电压源。另外，源极触点230可由多个存取装置共享。为促进共享触点230且最小化寄生电阻效应，触点230由金属硅化物250形成。换句话说，用例如Ni、Co或Ti等金属来硅化接近台面120的底部的衬底555表面。接近台面120的底部(或源极金属硅化物层252)的金属硅化物250(也称作自对准硅化物(salicide))用以减小因针对阵列中的每一个别存取装置200使用共用电流源极触点而产生的串联电阻。源极触点230也可由经重掺杂的硅形成，只要所述经掺杂硅的电阻低到足以携载所需电流。
另外，漏极触点240也由有助于减小存取装置200与存储器单元220的底部电极224之间的接触电阻的金属硅化物250形成。在存取装置200的上部部分上形成的金属硅化物250为漏极金属硅化物层251。
在所揭示的实施例中，存取装置200及存储器单元220布置成阵列300，如图3A及图3B中所图解说明。在图3A及图3B中，展示硅衬底555。从硅衬底555凸起的是一个或一个以上硅台面320。每一台面320沿跨越衬底555的单个方向线性延伸。多个台面320彼此间隔开且彼此平行。在图3A及图3B中，出于简化目的仅图解说明两个台面320。然而，更多台面320可包含于阵列300中。举例来说，可使用例如Ge、SiC、GaN、GaAs、InP、石墨烯及碳纳米管等其它衬底及台面材料来替代硅。
台面320每一者包含源极130区、漏极140区及栅极350区。在线性延伸的台面320的一个或一个以上侧壁上形成栅极350区。在图3A及图3B的实例中，在每一台面320的两个相对侧上形成栅极350，因此形成双栅极垂直FET。也可形成单栅极垂直FET(即，台面320上仅一个栅极350)或包围栅极垂直FET(即，台面320由栅极350包围)。侧壁栅极350沿台面320的列延伸以使得台面320的每一列包含一个或两个共用侧壁栅极350。也可硅化侧壁栅极350。每一台面320的源极130区通常由每一台面320共享且与覆盖硅衬底555的接近台面320的表面(如图3B中所示)的源极金属硅化物层352电耦合。以此方式，多个台面120的源极130区电耦合在一起以形成共享源极130。源极130区也可合并成单个共用源极130。也可能使用不覆盖硅衬底555的接近台面320的整个表面的源极金属硅化物层352，只要源极金属硅化物层352仍与源极130接触。举例来说，可仅接近台面320的基底形成源极金属硅化物层352的狭窄带。漏极140区电耦合到覆盖台面320的上部层级的漏极金属硅化物层351。栅极350通过薄栅极绝缘体355与硅化物层351、352绝缘。
存储器单元220经由底部电极224电耦合到位于台面320的上表面上的漏极金属硅化物层351。每一存储器单元220的顶部电极222电耦合到导体322，且导体322可(举例来说)由金属形成且沿垂直于侧壁栅极350延伸的方向的方向水平延伸。已知层间电介质(“ILD”)材料390(举例来说，氧化硅)用于填充台面320、衬底555及金属触点322之间的间隙。
每一台面320的上部层级因位于邻近存储器单元220之间的凹部360而周期性地中断。凹部360延伸穿过漏极金属硅化物层351且延伸到台面320中。凹部360中断导电漏极金属硅化物层351以便隔离存储器单元220到台面320的个别耦合，因此减小阵列300中的电荷泄漏的潜泄路径的发生。用例如旋涂电介质(“SOD”)氧化硅或高密度电浆(“HDP”)氧化硅或一些其它非导电材料等氧化物材料来填充凹部360。在图3B中，栅极氧化物355不从凹部360延伸。而是，在图3B中，栅极350直接限定凹部360。然而，可使用其它配置。举例来说，栅极氧化物355可跨越凹部360延伸且直接限定凹部360。
图3C中图解说明阵列300的简化俯视图。在所述俯视图中未展示ILD材料390。在所述俯视图中，很明显每一台面320且因此耦合到单个台面320的每一存储器单元220共享沿每一台面320的基底延伸的共用源极金属硅化物层352。另外，耦合到同一台面320的每一存储器单元220共享也沿每一台面320的侧壁的长度延伸的共用栅极350。每一台面320的上部层级由漏极金属硅化物层351覆盖，所述上部层级因凹部360而周期性地中断。
个别存储器单元220经由相应源极金属硅化物层352带、相应栅极350及相应导体322由源极130的适当偏压激活(此意味着所要的电流流过存储器单元220)。虽然给源极金属硅化物层(352或者栅极350或导体322中的任一者)带加偏压可影响多个存储器单元220，但特定存储器单元220的激活是仅通过给所述单元的所连接的源极金属硅化物层352、栅极350及导体322加适当偏压来完成。
通过使用台面320上的每一存储器单元220的共用源极130(经由使用源极金属硅化物层352)，减小寄生电阻的发生。源极金属硅化物层352减小因通往阵列300中的每一个别装置的共用电流源极触点而引起的串联电阻。另外，通过使用每一台面320的顶表面上的漏极金属硅化物层351，减小存取装置200与每一存储器单元220的底部电极224之间的接触电阻。
在图4的俯视图中图解说明存储器阵列400的额外实施例。阵列400中的存取装置200如阵列300中一般形成于台面320上。然而，在阵列400中已划分台面320以使得间隙320存在于台面320中，且单个台面320不再作为连续台面320线性延伸。而是，较短长度的许多台面420在跨越衬底555的线中延伸。线365内的缩短的台面420之间存在间隙370。台面420的多个线彼此间隔开且彼此平行地布置。图4中所图解说明的缩短的台面420包含位于漏极金属硅化物层352中存储器单元220之间的每台面(具有凹部360)两个存储器单元220。也可使用不同长度的缩短的台面420。举例来说，可使用每台面420三个或四个存储器单元220。
尽管间隙370存在于线365中的缩短的台面420之间，但沿线中的台面420的一个或一个以上侧的侧壁栅极350仍连续地延伸线365的长度，从而桥接间隙370。因此，线365中的所有台面420仍共享至少一个共用栅极350。
阵列400中的源极金属硅化物层352覆盖衬底555的所有暴露的表面。此意味着源极金属硅化物层352覆盖台面420的线365之间的带中以及线365中的台面420之间的间隙370中的衬底555表面，从而有效地包围每一台面420的基底。另外，邻近线365中的台面420可移位以使得台面420之间的间隙370不发生于阵列400中的每一邻近线365的相同线性位置中。举例来说，在图4的图解说明中，台面420布置成类棋盘格图案。取决于台面420的长度(即，耦合到每一台面420的存储器单元220的数目)，其它布置是可能的。也可使用对准或不移位的台面420。
通过使用共用源极及通过用源极金属硅化物层352包围每一台面420的基底，减小源极中的寄生电阻。源极金属硅化物层352提供额外电流路径，从而导致较高电流。在此实例中，由于每一台面420共享共用源极，因此源极金属硅化物层352的任一特定带不需要专用触点。因此，可改进流过源极金属硅化物层352到特定台面420的电流的效率。另外，通过在每一台面420的顶表面上使用漏极金属硅化物层351，减小存取装置200与每一存储器单元220的底部电极224之间的接触电阻。
正如本文所描述的其它实施例，阵列400的硅台面420不限于由硅形成。举例来说，也可使用例如Ge、SiC、GaN、GaAs、InP、石墨烯或碳纳米管的其它材料制成垂直FET装置以及下伏衬底。另外，尽管图解说明了双栅极垂直FET，但也可使用单栅极或包围栅极垂直FET，因此为最小化电阻的单个较厚栅极电极提供额外空间。在双栅极垂直FET布置中，台面上的所有栅极(包含台面的不同侧上的栅极)可全部互连或可电分离。栅极可在存储器阵列的边缘处或阵列中互连。另外，源极金属硅化物层352可完全覆盖接近每一台面的衬底或可布置成接近每一台面的更多狭窄带。源极金属硅化物层352的狭窄带可电互连以形成到个别台面的多个电流路径或可彼此电绝缘，因此确保源极金属硅化物层352的特定狭窄带用以提供电流给对应特定台面。
阵列300、400的存储器存取装置能够提供大量电流穿过任一选定存储器单元220。在两个阵列300、400中，存取装置由于源极金属硅化物层352而共享共用源极130。在阵列400中，阵列中的每一台面420共享共用源极130。在阵列300中，每一台面320针对耦合到台面320的每一存储器单元220使用相应源极130。因此，源极金属硅化物层352有助于促进较大源极电流。另外，台面320与台面420的每一线中的台面420共享共用栅极350及漏极140。因此，在台面320、420的每一线中可用的多个电流沟道125也增加可用于通过存储器单元220的电流量。
应了解，阵列300、400可制作为集成电路的部分。可在处理器系统中利用对应集成电路。举例来说，图5图解说明包含存储器装置502的简化处理器系统500，存储器装置502包含根据上文所描述实施例中的任一者的阵列300或400。处理器系统(例如计算机系统)通常包括中央处理单元(CPU)510(例如微处理器、数字信号处理器或其它可编程数字逻辑装置)，其经由总线590与输入/输出(I/O)装置520通信。存储器装置502通常通过存储器控制器经由总线590与CPU 510通信。
在计算机系统的情况下，处理器系统500可包含外围装置(例如可拆卸式媒体装置550(例如，CD-ROM驱动或DVD驱动))，其经由总线590与CPU 510通信。存储器装置502可构造为集成电路，其包含一个或一个以上相变存储器装置。如果需要，可将存储器装置502与处理器(举例来说，CPU 510)组合为单个集成电路。
以上说明及以下图式应仅视为对达成本文中所描述的特征及优点的示范性实施例的图解说明。可对特定工艺条件及结构做出修改及替代。因此，不应将所请求的发明视为受限于前述说明及图式，而是仅由所附权利要求书的范围限定。

Claims (26)

1.一种晶体管结构，其包括：
半导体材料基底；
半导体材料台面，其从所述基底竖立；
多个电隔离的第一硅化物材料元件，其位于所述台面的顶表面上；
第二硅化物材料元件，其至少在所述台面的第一侧处支撑于所述半导体材料基底上以用于向所述台面供应电连接；
第一区及第二区，其分别耦合到所述第一硅化物材料元件及所述第二硅化物材料元件，所述第一区及所述第二区掺杂成第一导电类型，且所述第一区与所述第二区之间的一个或一个以上沟道区掺杂成第二导电类型；
第一台面侧壁栅极结构，其提供于所述台面的所述第一侧上且包括栅极绝缘体材料及上覆栅极导体，所述第一台面侧壁栅极结构操作以控制经由所述第二硅化物材料元件与所述第一硅化物材料元件中的每一者之间的所述沟道区而穿过所述台面的电流；及
分别连接到所述第一硅化物材料元件中的每一者的多个操作电装置。
2.根据权利要求1所述的晶体管结构，其进一步包括：
第三硅化物材料元件，其在所述台面的与所述第一侧相对的第二侧处支撑于所述半导体材料基底上；及
第二台面侧壁栅极结构，其提供于所述台面的所述第二侧上且包括栅极绝缘体材料及上覆栅极导体，所述第二台面侧壁栅极结构操作以与所述第一台面侧壁栅极结构一起控制在所述第一硅化物材料元件中的每一者与所述第二硅化物材料元件之间及所述第一硅化物材料元件中的每一者与所述第三硅化物材料元件之间穿过所述台面的电流。
3.根据权利要求2所述的晶体管结构，其进一步包括位于每一台面的所述顶表面中在一对邻近第一硅化物材料元件之间的凹部。
4.根据权利要求1所述的晶体管结构，其进一步包括：
多个平行竖立台面，其中所述竖立台面中的每一者包括沿顶部台面表面隔开的多个第一硅化物元件；
多个第二硅化物元件，其支撑于所述半导体材料基底上且沿相应台面的至少第一侧延伸；及
多个第一台面侧壁栅极结构，其分别提供于台面的第一侧上且包括栅极绝缘体材料及上覆栅极导体，每一第一台面侧壁栅极结构操作以控制与相应台面相关联的相应第二硅化物元件与多个隔开的第一硅化物元件之间的电流。
5.根据权利要求4所述的晶体管结构，其进一步包括分别连接到所述第一硅化物元件中的每一者的多个操作电装置。
6.根据权利要求1所述的晶体管结构，其进一步包括：
多个台面，其包括第一线性对准的台面群组及第二线性对准的台面群组，所述第一线性对准的台面群组及所述第二线性对准的台面群组中的每一者包括所述群组内的至少第一台面及第二台面；
多个第一硅化物元件，其沿每一台面的顶表面隔开；多个第二硅化物元件，其支撑于所述半导体材料基底上且沿群组的所述至少第一台面及第二台面的至少第一侧延伸；及
第一台面侧壁栅极结构，其提供于群组的每一所述至少第一台面及第二台面的所述第一侧上且包括栅极绝缘体材料及上覆栅极导体，每一所述第一台面侧壁栅极结构操作以控制台面群组共用的第二硅化物元件与群组的所述台面上的多个隔开的第一硅化物元件之间的电流。
7.一种存储器结构，其包括：
多个垂直晶体管，每一晶体管包括：
半导体材料突出部，其从半导体材料基底延伸；
多个第一导体，其提供于所述突出部的上表面上，所述第一导体由硅化物形成；
第二导体，其提供于所述基底上且邻近所述突出部的至少第一侧壁，所述第二导体由硅化物形成；及
第一栅极结构，其提供于所述突出部的所述第一侧壁上以用于选通所述第一导体与所述第二导体之间的电流，在每一所述突出部上提供所述垂直晶体管中的至少两者；
多个存储器单元，每一存储器单元具有连接到所述至少两个垂直晶体管的相应第一导体的第一侧；及
多个第三导体，其分别连接到所述多个存储器单元的第二侧。
8.根据权利要求7所述的存储器结构，其进一步包括：
多个线性延伸半导体材料突出部，每一线性延伸半导体材料突出部含有多个所述垂直晶体管；
多个所述第一导体，其沿每一突出部的顶表面隔开，每一所述第一导体与一相应垂直晶体管相关联；
多个所述第二导体，每一所述第二导体沿相应半导体材料突出部的至少第一侧壁延伸；
栅极结构，其沿每一突出部的所述第一侧壁延伸以用于共同选通与每一突出部相关联的所述第一导体及所述第二导体；
相应存储器单元，其连接到所述第一导体中的每一者；且
其中所述多个第三导体各自分别连接到多个存储器单元的第二侧，所述多个存储器单元连接到不同半导体材料突出部中的垂直晶体管。
9.根据权利要求8所述的存储器结构，其中所述多个线性延伸半导体材料突出部布置成多个平行线性延伸的线，其中每一线由一连续半导体材料突出部形成。
10.根据权利要求8所述的存储器结构，其中所述多个线性延伸半导体材料突出部布置成突出部的平行隔开的线，其中在每一所述线中提供多个隔开的半导体材料突出部。
11.根据权利要求7所述的存储器结构，其进一步包括：多个第四导体，其提供于所述半导体基底上邻近相应突出部的至少第二侧壁；及第二栅极结构，其提供于所述相应突出部的所述第二侧壁上以用于选通所述第一导体与所述第四导体之间的电流。
12.根据权利要求11所述的存储器结构，其中所述第一栅极结构与所述第二栅极结构互连以用作单个栅极结构。
13.根据权利要求10所述的存储器结构，其中所述第二导体在所述半导体基底材料上方在提供于隔开的突出部的线中的突出部之间的区域中延伸。
14.根据权利要求13所述的存储器结构，其中每一线中的所述多个隔开的突出部经组织以使得邻近线上的突出部之间的空间相对于彼此移位。
15.根据权利要求11所述的存储器结构，其中所述第二导体与所述第四导体电互连。
16.根据权利要求11所述的存储器结构，其中提供于相应突出部的相对侧上的第二导体与第四导体电互连。
17.根据权利要求16所述的存储器结构，其中所述第二导体及所述第四导体在提供于隔开的突出部的线中的突出部之间的区域中互连。
18.一种集成电路结构，其包括：
半导体衬底，其含有多个沟槽，在所述多个沟槽中界定布置成台面的多个线性延伸的平行线的图案的多个竖立半导体台面；
多个隔开的第一硅化物材料区域，其位于所述台面中的每一者的上表面上；
第二硅化物材料，其位于所述衬底上邻近所述台面中的每一者的至少第一侧壁；及
多个栅极结构，其分别至少提供于布置成台面的每一线的所述台面的所述第一侧壁上，以使得线中的所述台面中的每一者共享所述第一侧壁处的共用栅极结构。
19.根据权利要求18所述的集成电路结构，其中所述衬底上的所述第二硅化物材料为电连续硅化物结构。
20.根据权利要求18所述的集成电路结构，其中所述衬底上的所述第二硅化物材料也邻近所述台面结构的第二侧壁，且其中所述多个栅极结构提供于所述台面的所述第二侧壁上且布置成每一所述线以使得线中的所述台面中的每一者共享所述第二侧壁处的共用栅极结构。
21.根据权利要求18所述的集成电路结构，其中每一延伸的台面线包括连续台面结构。
22.根据权利要求18所述的集成电路结构，其中每一延伸的台面线包括多个隔开的台面。
23.根据权利要求22所述的集成电路结构，其中所述第二硅化物材料进一步提供于所述半导体衬底上所述多个隔开的台面之间的区域中。
24.根据权利要求20所述的集成电路结构，其中每一延伸的台面线包括连续台面结构。
25.根据权利要求20所述的集成电路结构，其中每一延伸的台面线包括多个隔开的台面。
26.根据权利要求25所述的集成电路结构，其中所述第二硅化物材料进一步提供于所述半导体衬底上所述多个隔开的台面之间的区域中。
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