CN102360245B - 动态电压和频率管理 - Google Patents

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Abstract

在一个实施例中，一种集成电路包括自校准单元，该自校准单元被配置为以分别更低的电源电压幅值对所述集成电路中的逻辑电路重复测试直到该测试失败。采用测试通过的最低电源电压幅值来生成用于所述集成电路的请求电源电压幅值。在一个实施例中，一种集成电路包括：物理地分布在所述集成电路的区域上的多个逻辑门的串联连接；和测量单元，所述测量单元被配置为发起到逻辑门串的逻辑转换，并检测在逻辑门串的输出处的对应的转换。发起与检测之间的时间量用来请求用于集成电路的电源电压幅值。

Description

动态电压和频率管理
本申请是申请号为201080005677.4、申请日为2010年1月22日、发明名称为“动态电压和频率管理”的发明专利申请的分案申请。
技术领域
本发明涉及集成电路，更特别地，涉及集成电路中的动态电压和频率管理。
背景技术
随着单个集成电路“芯片”上包括的晶体管数量增加，以及随着集成电路的工作频率增加，对集成电路所消耗的功率的管理变得日益重要。如果不对功耗进行管理，则满足集成电路的热要求(例如，提供在工作过程中适当地冷却集成电路以保持在集成电路的热限度内所需的部件)可能过于昂贵或者甚至不可行。另外，在一些应用中，例如在电池供电的设备中，管理集成电路中的功耗对于提供可接受的电池寿命可能是至为关键的。
集成电路中的功耗与提供给集成电路的电源电压相关。例如，很多数字逻辑电路分别以二进制一和二进制零表示电源电压和地电压(反之亦然)。当数字逻辑在工作期间评估(evaluate)时，信号频繁地从一个电压完全地转换到另一个电压。由此，集成电路中消耗的功率取决于电源电压相对于地电压的幅值。降低电源电压通常会导致功耗降低，但是也会影响数字电路工作的速度，由此可能造成在给定的工作频率(即，集成电路中的数字逻辑被时钟化的频率)下不正确的操作，或者可能降低性能。
另外，随着晶体管几何结构尺寸不断减小，在晶体管没有有效地导通电流时发生的漏电流已经成为集成电路中消耗的功率的较大分量。在给定晶体管中经历的漏电流的量随着电源电压的增加而线性增加。另外，在每个新的半导体制造工艺节点(其中晶体管几何结构减小)处，漏电流增大超过有效(ON)电流(active current)。由此，随着采用更先进的工艺节点，漏电流成为越来越大的事情。
由此，集成电路中的功耗可以通过降低对集成电路的电源电压来管理，但是如果电源电压被降低得太多，也会导致不正确的操作。对于给定的集成电路设计而言，针对给定工作频率发生不正确的操作的电源电压幅值逐部分地不同。例如，用于制造集成电路的集成电路制造工艺以及集成电路的工作温度的变化都可能影响发生不正确操作的电源电压幅值。因此，通过电源电压来管理功耗的努力已经被限制到跨制造工艺的所有可接受变化和所有允许的工作温度在给定频率下确保正确操作的电源电压幅值。通常，对于给定频率的电源电压在集成电路的规范中静态地给出。
发明内容
在一个实施例中，一种集成电路包括：逻辑电路，耦接到所述逻辑电路的本地功率管理器以及自校准单元。所述本地功率管理器被配置为向外部电源发送对请求电源电压幅值的指示。所述自校准单元被配置为对所述逻辑电路执行测试，并且以分别更低的请求电源电压幅值重复该测试直到该测试失败。测试通过的最低请求电源电压幅值被用来生成用于所述集成电路的操作的请求电源电压幅值。
在一个实施例中，一种方法包括由自校准单元以用于集成电路的分别更低的请求电源电压幅值对逻辑电路重复测试，直到该测试失败，其中所述集成电路包括所述逻辑电路和所述自校准单元。该方法还包括所述自校准单元确定所述测试通过的最低请求电源电压幅值。该方法还进一步包括所述自校准单元选择所述最低请求电源电压幅值，以生成用于所述集成电路的操作的请求电源电压幅值。
在一个实施例中，一种集成电路包括：多个逻辑门，该多个逻辑门物理地分布在所述集成电路的由逻辑电路所占据的区域上，所述逻辑电路执行所述集成电路的操作，其中所述多个逻辑门串联连接；和测量单元，所述测量单元耦接到逻辑门串中的第一个门以及该逻辑门串中的最后一个门。所述测量单元被配置为发起到所述第一个门的逻辑转换，并测量时间直到从所述最后一个门检测到对应的转换。测量的时间与预定时间进行比较，以调整所述集成电路的电源电压。在一些实施例中，所述预定时间可以在自校准处理过程中确定。在一些实施例中，所述预定时间可以被测量为脉冲通过串联的所有门所花费的时钟周期数。
在一个实施例中，一种方法包括：测量单元发起到串联连接的多个门中的第一个门的逻辑转换，所述多个门物理地分布在集成电路的被逻辑电路占据的区域上，所述逻辑电路执行所述集成电路的操作；以及所述测量单元测量时间直到从最后一个门检测到对应的转换，其中测量的时间与预定时间进行比较，以调整所述集成电路的电源电压。
附图说明
以下的详细描述参照了附图，下面简要地描述附图。
图1是集成电路的一个实施例的框图。
图2是例示了图1所示的集成电路的测试的一个实施例的流程图。
图3是例示了图1所示的自校准单元的一个实施例的操作的流程图。
图4是例示了用以改变图1所示的集成电路的操作的频率的该集成电路的一个实施例的操作的流程图。
图5是例示了对于一个实施例响应于各种事件而执行自校准的流程图。
图6是集成电路的另一实施例的框图。
图7是例示了图6所示的集成电路的测试的一个实施例的流程图。
图8是例示了用以请求电源电压的集成电路的一个实施例的操作的流程图。
图9是例示了用以改变图6所示的集成电路的操作的频率的该集成电路的一个实施例的操作的流程图。
图10是例示了图6所示的集成电路的测试的另一实施例的流程图。
图11是例示了图6所示的速度/温度补偿单元的一个实施例的操作的流程图。
图12是在测试集成电路的一个实施例中可以采用的测试电压和各种电源电压下可操作的部分数的图形表示。
图13是在测试集成电路的另一个实施例中可以采用的测试电压和各种电源电压下可操作的部分数的图形表示。
尽管本发明易于进行各种修改和另选形式，但这里仍以示例的方式在附图中示出了本发明的具体实施方式，并将对其进行详细描述。然而，应当理解，这里的附图和详细描述并非旨在将本发明限于所公开的特定形式，相反，其旨在覆盖落入由所附权利要求限定的本发明的宗旨和范围内的所有改进、等同和另选方案。这里采用的标题仅仅是出于组织的目的，而非意在用于限制说明书的范围。贯穿整个本申请采用的术语“可以”是以允许的含义(即，意味着有可能)使用的，而非强制的含义(即，意味着必须)使用的。类似地，术语“包括”意味着包括但不受限。
各种单元、电路或其他部件可以描述成“被配置为”执行一个或多个任务。在这种上下文中，“被配置为”是结构的广义描述，一般意味着“具有如下电路”，该电路在操作期间执行一个或多个任务。因此，单元/电路/部件可以被配置为执行任务，即使是在该单元/电路/部件当前没有打开时。通常，形成与“被配置为”相对应的结构的电路可以包括硬件电路和/或存储可执行以实现操作的程序指令的存储器。该存储器可以包括诸如静态或动态随机存取存储器的易失性存储器，和/或诸如光学或磁性盘存储设备、闪速存储器、可编程只读存储器等的非易失性存储器。类似地，为了便于描述，各种单元/电路/部件可以被描述为执行一个或多个任务。这种描述应当被解释为包括短语“被配置为”。记载被配置为执行一个或多个任务的单元/电路/部件明确地不会援引35U.S.C§112第六款关于该单元/电路/部件进行解释。
具体实施方式
下面转向图1，示出了耦接到外部电源管理单元(PMU)/电源12的集成电路10的一个实施例的框图。在所例示的实施例中，集成电路10包括逻辑电路14、自校准单元16、本地功率管理器18(其可以包括自校准表20)以及频率/电压(F/V)表22。自校准单元16和F/V表22耦接到本地功率管理器18，本地功率管理器18耦接为向PMU/电源12发送对请求电源电压幅值(VDD请求)的指示。PMU/电源12耦接为向集成电路10提供所请求幅值的电源电压(VDD)。在集成电路10内例示的部件集成在单个半导体衬底或芯片上。
通常，自校准单元16包括随要由逻辑电路14执行的测试一起的控制电路。所述测试可以旨在练习逻辑电路14中已知的“临界(critical)”定时路径。临界定时路径可以是通过电路的期望从输入转换到对应的输出转换展现最高延迟(与其他定时路径相比)的路径，由此将是限制逻辑电路14将正确地操作的工作频率的路径。该测试的性质可以根据逻辑电路14的定义而改变。例如，如果逻辑电路14包括一个或多个处理器核，则该测试可以包括要由处理器核执行的软件程序，以及来自该程序的期望结果(例如，签名)。如果逻辑电路14包括固定功能电路，则该测试可以包括输入信号值和期望的输出信号值。在各种实施例中可以包括信号值和程序指令的组合。
自校准单元16中的电路可以被配置为对逻辑电路14执行测试(例如，向处理器核提供用于执行的指令，和/或利用输入信号值驱动信号)。自校准单元中的电路还可以被配置为将结果相对于期望值进行检查。自校准单元16可以被配置为重复该测试，并且与本地功率管理器18进行通信，以请求用于每次重复的更低电源电压幅值，直到针对一次重复检测到不正确的结果。检测到测试的正确结果的最低电源电压幅值可以作为请求的电源电压幅值提供(或者可以将某个裕量加到最低电源电压幅值中以得到所要请求的幅值)。自校准单元16可以针对每个可能工作频率重复测试，或者可以响应于首次对于集成电路10实际上请求(例如，通过软件)给定工作频率而针对该给定工作频率执行测试。
在一些实施例中，通过采用自校准单元20，可以采用更小的裕量，这是因为自校准是关于安装在其将要部署到的特定设备中的集成电路10而发生的(由此，关于裕量要考虑的一些因素(例如，电源12、板设计、集成电路10的封装等中的变化)是相对固定的)。另外，在一些实施例中，此时可以测试更少的电源电压幅值，而不是在制造测试时针对最低可能电源电压进行测试，由此可以缩短制造测试时间。另外，在一些实施例中，可以随时激活自校准单元16，由此自动调整集成电路10中的老化效应。
在一个实施例中，本地功率管理器18可以在自校准表20中存储由自校准单元16提供的结果电源电压幅值。自校准表20可以是随机存取存储器、诸如寄存器的时钟化存储设备或者任何其他易失性存储器。另选地，可以采用诸如可编程只读存储器、闪速存储器等的非易失性存储器。之后，如果针对给定工作频率检测到自校准表20中的一个条目，则可以由本地功率管理器18请求该条目中记录的电源电压幅值。
F/V表22可以包括多个条目，其中每个条目存储用于集成电路10的相应工作频率和用于该频率的对应电源电压幅值。工作频率可以是用于提供给逻辑电路14中的时钟化存储设备的时钟的频率。集成电路10可以在一组频率下工作(并且可以由集成电路10支持在所述一组频率之间的切换，例如，用以允许功率管理、热管理，等等)。F/V表22可以是在对集成电路10进行制造测试期间(例如，在封装集成电路之前，例如在晶片测试时)写入的静态表。在其他实施例中，可以在出售集成电路10以包括在设备中之前或者在将集成电路包括在这种设备中之前的任意点处执行测试。在还有其他实施例中，F/V表22可以在自校准期间写入，该自校准可以在首次使用包括集成电路10的设备之前执行。由此，针对F/V表22中的每个频率确定的电源电压幅值可以具有与之相关联的有效防护带(significantguardbanding)，以确保在封装的电特性改变电压幅值时的正确操作、考虑热变化(例如，可以在可控温度下执行测试，以及工作温度可以比该温度更高或更低)、考虑集成电路在期望寿命中的老化效应，等等。
本地功率管理器18包括被配置为从外部电源(例如，PMU/电源12)请求电源电压幅值的电路。如前所述，如果针对给定工作频率检测到自校准表20中的一个条目，则本地功率管理器18可以请求记录在该条目中的电源电压幅值。如果在自校准表20中没有发现条目，则本地功率管理器18可以针对给定工作频率读取F/V表22，并且可以从PMU/电源12请求该电源电压幅值(图1中的VDD请求)。该请求可以按照任意希望的方式来表示。例如，该请求可以包括多个位，支持幅值范围内的各个电源电压幅值各自被分配以所述多个位的不同编码。
本地功率管理器18还可以被配置为控制工作频率之间的变化。例如，本地功率管理器18可以包括可由软件进行写入用以选择新的工作频率的寄存器或其他设施。本地功率管理器18可以检测该写入，并且可以管理从当前工作频率向新请求的工作频率的转换。该转换可以包括改变所请求的电源电压、改变时钟电路的操作(例如，重新锁定用于生成集成电路10上的时钟的锁相环(PLL)，等等)，等等。由此，在一个实施例中，可以从可简单地请求新的频率并继续(例如，甚至无需进行检查以查看转换是否已经完成)的软件提取转换的详情。
F/V表22可以按照任意希望的方式写入。例如，该表中的每一个条目可以包括熔丝(fuse)，该熔丝可以选择性地断开以在条目中永久性地存储希望的电压幅值的指示(例如，编码为该条目中的多个位)。在其他实施例中，可以采用任意其他的非易失性存储设备。F/V表22可以包括可经由对包括集成电路10的设备的固件的更新而进行写入的非易失性存储器。
在一些实施例中，由自校准单元16执行的测试可以是可编程的，并且可以被更新。这些实施例可以允许随着更多数据变为可用的而改变测试。例如，除先前指定的临界路径之外的路径可以主导或者强烈地影响集成电路10正确地操作的电源电压。该测试可以被更新以包括新发现的临界路径。还有，在一些实施例中，该测试可以被更新以包括更适合的用以在测试期间执行的程序。
逻辑电路14通常可以包括执行如下操作的电路，集成电路10就是针对该操作而设计的。例如，如果设计包括一个或多个处理器，则逻辑电路14可以包括执行处理器操作(例如，指令取回、解码、执行和结果写入)的电路。在各种实施例中，处理器可以包括通用处理器和/或图形处理器。如果该设计包括到外围接口的桥部，则逻辑电路14可以包括执行桥操作的电路。如果该设计包括诸如分组接口、网络接口等的其他通信特征，则逻辑电路14可以包括用于执行对应特征的电路。集成电路10通常可以被设计为提供任意组操作。通常，逻辑电路14可以包括以下中的一个或多个的任意组合：存储器阵列、组合逻辑、状态机、浮点运算器(flop)、寄存器、其他时钟化存储设备、自定义逻辑电路，等等。
PMU/电源12通常可以包括能够生成由输入电压请求指示的幅值的电源电压的任意电路。该电路可以包括例如一个或多个电压调节器或者其他电源。PMU/电源12还可以包括用于系统(其包括集成电路10)的功率管理电路作为一个整体。
尽管以上讨论描述了请求电源电压幅值以及PMU/电源12提供所请求幅值的电压，但是该讨论并非旨在暗示只有一个请求/提供的电压。在任何给定时间点处都可以有多个被请求和提供的电源电压。例如，可以有单独的用于组合逻辑电路的电源电压和用于逻辑电路14中的存储器电路的电源电压。在集成电路10中可以有多个能够被单独地加电和掉电的电压域，每个电压域可以包括单独的请求。本地功率管理器18可以与逻辑电路14分开被供电。可以请求并提供任意组一个或多个电源电压。
以上将电源电压的幅值描述为是被请求的，并且提供所请求幅值的电源电压。可以相对于一个基准(例如，集成电路10的地，有时称为VSS)来测量电源电压的幅值。下面为了便于描述，电压可以被描述为大于或小于其他电压。类似地，这里可以是指电压的测量结果。在这种情况下，这是大于(或者小于)其他电压的电压的幅值，或者是测量的电压的幅值。
下面转向图2，示出了用于例示在封装图1所示的集成电路10之前测试该集成电路的一个实施例的流程图。图2所示的块可以在制造集成电路10期间在测试机(例如，晶片测试器)上执行。
测试可以从测试集成电路10的粗略特性(块30)开始，利用各种测量结果来估计集成电路是否相对快速、相对慢速等等。例如，在一个实施例中，粗略特性可以包括测试在集成电路10处于休眠时进入到集成电路10的电流(通常称为“Iddq”测试)。较高的Iddq测量结果可以指示较高的泄漏(例如，“较快速”处理)。较低的Iddq测量结果可以指示较低的泄漏(例如，“较慢速”处理)。可以例如利用设置为集成电路10可允许的最大值的电源电压来执行Iddq测试。根据粗略特性(以及根据集成电路10的测试实例的先前结果)，可以选择相对较小组的测试电源电压。也就是说，基于对具有相似粗略特性的先前部分提供可靠操作的电源电压，可以选择一小组的测试电压(块32)。例如，在一个实施例中，可以选择一组三个测试电压。图12是从快速处理(图12的左侧)到慢速处理(图12的右侧)的部分的分布的图形表示。如图12所例示的，一个实施例的测试电压可以是V1、V2和V3。
测试机可以加电集成电路10(例如，利用最高的测试电压)，并且可以设置测试频率(支持集成电路10的操作的频率之一——块34)。测试机可以针对一组测试电压中的每一个在集成电路10上运行一个或多个测试模式(块36)，并且可以选择所有测试模式通过的最低测试电压(即，针对每个模式获得正确的结果——块38)。如果有更多的测试频率(例如，还未测试的用于集成电路10的更多支持工作频率——判决块40中的“是”分支)，可以选择和测试下一个频率(块34、36和38)。一组测试电压可以包括针对每个支持的工作频率要测试的不同电压，或者可以被选择成使得针对每个支持的工作频率期望至少一个通过电源电压。一旦穷尽了测试频率(判决块40中的“否”分支)，则测试机可以向F/V表22写入频率和电压幅值(块42)。例如，熔丝可以断开以表示所支持的频率和对应的电源电压幅值。
由于测试电压的数量受限，所以测试处理可能不会识别出将导致集成电路10的特定实例的正确操作的最低电源电压。然而，测试机上的时间可能受限，其总体上来说可能是重要的，尤其是在集成电路10期望以高容量制造的情况下。
接下来转向图3，示出了用于例示用以执行自校准的自校准单元16(以及本地功率管理器18)的一个实施例的操作的框图。如下面更详细讨论的，自校准可以在不同的时间处执行。尽管为了易于理解按照特定顺序示出多个块，但是也可以采用其他顺序。可以在自校准单元16和/或本地功率管理器18内的组合逻辑电路中并行地执行块。块、块的组合和/或流程可以作为一个整体在多个时钟周期上流水线化(pipeline)。
自校准单元16可以与本地功率管理器18通信，以指示自校准处理正在执行。另选地，本地功率管理器18可以启动自校准处理，并可以由此了解自校准正在进行中。在任一情况下，本地功率管理器18可以请求用于测试频率的在F/V表22中提供的电源电压幅值(块50)。由集成电路10支持的每一个工作频率可以是测试频率，例如从最低频率开始。本地功率管理器18可以设置测试频率(块52)，并且可以等待集成电路以稳定在测试频率上(例如，对于来自PMU/电源12的电压的PLL锁定时间和/或建立时间(settling time))。自校准单元16可以运行自校准测试(块54)，并且确定逻辑电路14是产生正确的结果(通过)还是没有产生正确的结果(失败)(判决块56)。如果测试通过(判决块56中的“是”分支)，则自校准单元16可以通知本地功率管理器18，本地功率管理器18可以请求下一个更低的电源电压(块58)，并且可以再次执行测试(块54和56)。可以重复该测试，直到针对测试检测到失败结果(块54、56和58)。一旦检测到失败(判决块56中的“否”分支)，则本地功率管理器18可以在自校准表20中记录最低通过的电源电压的幅值(块60)。在一些实施例中，可以向最低通过的电源电压增加裕量，以得出要记录在自校准表中的电压幅值。另选地，可以在请求电源电压时增加裕量。如果有更多的测试频率要被自校准(判决块62中的“是”分支)，则自校准处理返回到块50以进行下一个频率。否则(判决块62中的“否”分支)，自校准处理结束。
下面转向图4，示出了用于例示响应于改变工作频率的请求(例如，来自在集成电路10上或包括集成电路10的系统中的其他地方上执行的软件)的本地功率管理器18的一个实施例的操作的流程图。尽管为了易于理解多个块是按照特定顺序示出的，但是也可以采用其他顺序。可以在本地功率管理器18内的组合逻辑电路中并行地执行块。块、块的组合和/或流程可以作为一个整体在多个时钟周期上流水线化。
本地功率管理器18可以检查自校准表20以查找与新(所请求的)工作频率相对应的条目(判决块70)。如果找到一个条目(判决块70中的“是”分支)，则本地功率管理器18可以请求在自校准表20中指示的幅值的电源电压(块72)。本地功率管理器18可以设置新的工作频率(块74)，并且可以可选地根据具体实现而等待时钟电路以锁定到新的工作频率(块76)。另一方面，如果在自校准表20中没有用于所请求频率的条目(判决块70中的“否”分支)，则本地功率管理器18可以确定是否应当针对所请求的频率运行自校准(判决块78)。例如，可以利用所请求的频率作为唯一的测试频率来执行图3的流程图。可以影响在频率改变期间是否执行自校准的因素可以包括逻辑电路14的当前工作负荷，系统中的整体环境(例如，温度、电池剩余寿命，等等)。例如，如果逻辑电路14包括多个处理器核并且一个核是空闲的，则可以在该空闲的处理器核上运行自校准。如果系统是以电池电力操作并且电池剩余寿命较低时，运行自校准可能会比所希望的要耗用更多的电池电力。
如果本地功率管理器18确定要执行自校准(判决块78中的“是”分支)，则本地功率管理器18可以调用自校准单元16来执行自校准(块80)。本地功率管理器18然后可以请求自校准表20中指示的电源电压(在完成自校准之后——块72)，设置新的工作频率(块74)以及可选地等待锁定(块76)。
如果本地功率管理器18确定不要执行自校准(判决块78中的“否”分支)，则本地功率管理器18可以读取F/V表22以获得电源电压幅值，并且可以请求该电源电压幅值(块82)。本地功率管理器18可以设置新的频率，并且可选地等待锁定(块74和76)。
在图4的实施例中，可以响应于没有发现自校准表20中的条目的所请求的工作频率而执行自校准。除了或者替代该操作，可以在一个或多个其他时间点调用自校准(例如，针对一个实施例，如图5的流程图中所示)。图5中示出的流程图可以在硬件、软件和/或其组合中执行。
如果包括集成电路10的系统正在首次被引导(例如，由购买该系统的消费者——判决块90中的“是”分支)，则集成电路10可以执行自校准(块92)。通常，引导一个系统可以是指给系统加电，以及启动系统以开始操作。可以按照多种方式来作出该引导是系统的首次引导的判定。例如，可以是存储在系统的非易失性存储器中的可指示该系统正在首次被引导的标志。该标志可以由系统中的引导代码检查，并且如果该引导是首次引导的话则可以在引导代码的结尾处改变标志的状态，使得后续的引导不会被检测为首次引导。例如，该标志可以是初始被清空的位，该位在首次引导后被置位(反之亦然)。在一些实施例中，全系统重置(例如，由用户激活对设备的一个或多个输入来启动的硬重置)可以清空“首次引导”标志，并且使得在下一次引导时发生自校准。在一些实施例中，这种操作可以改善设备的功能性。例如，如果用户由于设备被“冻结”或者以其他方式出现故障而启动硬重置，则在错误是由于集成电路10中的故障(例如，由于自校准电源电压幅值太低)导致的情况下自校准可以减缓该错误。另外，如果设备连接到网络(例如，因特网)，则可以将更新的校准程序或处理自动地从设备制造商下载到设备。自校准可以响应于该更新而执行。
另选地或者另外地，系统可以确定正在首次执行给定的工作负荷(判决块94中的“是”分支)，并且可以作为响应地执行自校准(块92)。确定正在首次执行给定工作负荷可以按照多种方式实现(例如，类似于以上关于首次引导的讨论，在非易失性存储设备中针对每个工作负荷的标志)。可以例如在工作负荷显著变化的系统中采用检测不同的工作负荷。例如，该系统可以是可用作移动电话、音乐播放器、网络浏览器的移动设备，并且可以执行各种其他计算任务。工作负荷可以显著不同，并且可以要求集成电路10的不同的执行量。因此，自校准每个工作负荷可以得到附加的功率保存(例如，较轻的负荷可以得到较低的工作温度，其可以允许的电源电压幅值比较重工作负荷所允许的要低)。
在又一另选方案中或者另外地，该系统可以确定该系统已经老化了一定量(判决块96中的“是”分支)，并且可以作为响应而执行自校准(块92)。响应于集成电路10(和/或包括集成电路10的设备)的老化而执行自校准可以调整集成电路10的请求电源电压幅值，以补偿芯片工艺老化效应或者其他老化效应。按照这种方式，不需要向所请求的电源电压幅值增加裕量以考虑老化效应(因为这已经随着集成电路10老化而通过重新校准被考虑了)。可以按照多种方式来测量集成电路10的寿命。例如，可以基于日历时间从首次引导的日期起测量寿命。可以从首次引导起关于操作时间来测量寿命。可以如所希望地关于时钟周期或者关于时间来测量寿命。在其他实施例中，还可以关于制造日期来测量寿命。在任一情况下，可以在多个不同的寿命(例如，每6个月一次、每年一次，等等)处执行自校准。在其他情况下，可以在系统处于工作时动态地执行自校准，这可以有助于补偿温度效应。在多种实施例中，可以实现任意希望的一组自校准调用。
下面转向图6，示出了集成电路10和PMU/电源12的另一实施例的框图。类似于图1的实施例，图6中的集成电路10的实施例包括逻辑电路14和本地功率管理器18。在一些实施例中可以包括自校准单元16和自校准表20，但是在其他实施例中可以不包括这些特征。在图6的实施例中，图1的F/V表22可以被耦接到本地功率管理器18的F/V/N表102替代。类似于F/V表22，F/V/N表102可以包括存储频率和对应电源电压幅值的条目。另外，这些条目可以存储下面将更详细描述的延迟测量结果(N)。如图6的实施例中所进一步例示的，集成电路10可以包括串联耦接的逻辑门104A至104H和测量单元100。到逻辑门104A的输入耦接到测量单元100，逻辑门104H的输出也耦接到测量单元100。另外，浮点运算器106存储期望的延迟测量结果(N)，并且浮点运算器108存储计数器值(Ctr)。浮点运算器106和108两者都耦接到测量单元100。在其他实施例中，浮点运算器106和108可以是任意时钟化存储设备。
测量单元100可以被配置为测量通过门104A至104H的串联连接的逻辑转换的传播延迟。门104A至104H可以具有与逻辑电路14中的各种逻辑门相同的设计。因此，通过门104A至104H的传播延迟应当与逻辑电路14中的逻辑门成比例。通过测量传播延迟并将其与预定延迟进行比较，可以考虑各种因素对逻辑电路14的操作的影响。例如，可以通过测量传播延迟并将其与预定量进行比较，可以检测工作温度、老化等的影响。
可以按照任意希望的单位(例如，纳秒、时钟周期，等等)来测量传播延迟。在一个实施例中，在提供给逻辑电路14的时钟的当前工作频率下关于时钟周期测量传播延迟。因此，测量单元100可以发起到门104A至104H的串联连接的输入(即，图6的门104A的输入)的逻辑转换(例如，0到1或者1到0转换)，并且可以对时钟周期进行计数，直到在串联连接的输出(即，图6中的门104H的输出)处检测到对应的转换。在一个实施例中，可以发送包括两个逻辑转换(例如，0到1并且再次回到0)的脉冲。浮点运算器108中的计算器Ctr可以在发起逻辑转换时被清空，并且可以每时钟周期地递增，直到检测到对应的转换。如果电源电压正在提供支持当前工作频率的延迟，则浮点运算器106可以存储期望发生的时钟周期的预定数量(N)。如果时钟周期的测量数量高于预定数量N，则可以增大电源电压以降低延迟。如果时钟周期的测量数量低于预定数量N，则可以减小电源电压以增大延迟(并且消耗更少的电力)。
串联连接的门的数量可以显著地大于在提供给逻辑电路14的时钟的时钟周期内可以评估的门延迟的数量。例如，串联的门的数量可以是一个时钟周期中门延迟的数量的大约100倍。因此，如果在时钟周期中可获得14个门延迟，则在门104A至104H中可以串联有大约1400个门。采用大数量的门可以改善测量延迟与在逻辑电路14中实际发生的电路延迟的匹配。另外，由于本实施例关于时钟周期来计数延迟，所以大数量的门可以减少由于时钟周期粒度而发生的测量错误。例如，在是一个时钟周期中的门延迟数量的100倍下，延迟中的一个全时钟周期的错误(最大可能错误)仅为测量结果的1％。尽管在本实施例中采用100，但是在其他实施例中还可以采用更大或更小的数量(例如，200、500、100、50，等等)。
可以在集成电路的制造测试期间测量预定数量N。预定数量N通常被期望为接近用于生成门的串联连接的门延迟的数量的倍数(例如，在上例中为100)，但是也可以稍微不同于该数量。在一个实施例中，预定数量N可以随针对给定工作频率的静态电源电压幅值一起存储在F/V/N表102中。表中可以存储一个N，或者在多种实施例中可以针对每个工作频率(在与该工作频率相对应的条目中)有一个N。
门104A至104H可以物理地分散在集成电路10中被逻辑电路14占据的区域上。因此，可以在传播延迟中表示可能在集成电路芯片的表面区域上发生的工艺特性和/或工作温度中的变化。即，每一组一个或多个门104A至104H会受这些门104A至104H所位于的物理区域本地的工作温度和/或工艺特性影响。在一个实施例中，可以从“闲置(spare)门”中选择门104A至104H，在整个集成电路10中通常包括“闲置门”，以允许通过改变集成电路的布线层来修复逻辑电路14中的逻辑错误。即，闲置门不是初始布线到逻辑电路14中的并且没有被使用。如果检测到逻辑中的错误，则可以将闲置门布线到逻辑电路14中以产生正确的逻辑功能。可以在闲置门中包括多种不同的逻辑门，以增加可以产生正确的逻辑功能的概率。因此，未使用的闲置门可以有多种，并且可以布线在一起以生成规模与逻辑电路14类似的门104A至104H的串联连接。通过从闲置门中实现门104A至104H，门104A至104H可以不添加到集成电路10所用的半导体区域。
另外，主要是数字电路采用逻辑门104A至104H的串联连接来感测延迟。因此，在一些实施例中，采用该电路相比于逻辑电路可以是相对简单且低功率的。
测量单元100至少包括被配置为发起转换且测量传播延迟的电路。在一些实施例中，测量单元100还可以包括被配置为确定何时进行测量的电路，和/或被配置为将传播延迟与期望值进行比较的电路。另选地，该确定可以在本地功率管理器18中或者在软件中进行。
通常，逻辑门可以包括用以接收到一个或多个输入且被配置为对输入执行逻辑功能以提供一个或多个输出的电路。一个或多个这种门可以被包括在每一组门104A至104H中。应当注意，尽管为了方便起见在图6中门104A至104H出现在逻辑电路14的外围附近，但是通常这些门可以散布在逻辑电路14区域中，如前所述。
尽管对图6的以上讨论描述了请求电源电压幅值以及PMU/电源12提供所请求幅值的电压，但是该讨论并非旨在暗示只有一个请求/提供的电压。在任何给定时间点处可以有多个请求和提供的电源电压。例如，可以有单独的用于组合逻辑电路的电源电压和用于逻辑电路14中的存储器电路的电源电压。在集成电路10中可以有多个能够被单独地加电和掉电的电压域，并且可以具有单独的测量单元和串联的逻辑门串。每个这种电压域可以包括单独的请求。本地功率管理器18可以与逻辑电路14分开被供电。可以请求并提供任意组一个或多个电源电压。此外，在一个实施例中，可以在一个电压域中实现多于一个门串来建模不同类型的延迟。例如，可以单独地建模逻辑门延迟和寄存器文件延迟。
下面转向图7，示出了用于例示在封装集成电路之前测试如图6所示的集成电路10的一个实施例的流程图。图7所示的块可以在制造集成电路10期间在测试机(例如，晶片检测器)上执行。
类似于图2的实施例，测试可以通过测试集成电路10的粗略特性(例如，Iddq测试)(块30)开始，并且可以选择一组测试电压(块32)。测试器可以设置第一测试频率(块34)，并且可以针对一组测试电压中作为电源电压的每一个电压运行测试模式(块36)。在该实施例中，该测试可以包括激活测量单元100。对于每一个测试电压，测试器可以读取在测试期间由测量单元100测量的延迟的时钟周期数“N”(即，计数器浮点运算器108的值)。该测试器可以针对每个测试电压记录所测量的N(块110)。然后该测试器可以选择测试通过的最小电源电压幅值，以及对应的“N”(块112)。
如果有更多的测试频率(例如，还未测试的用于集成电路10的更多支持工作频率——判决块40中的“是”分支)，则可以选择和测试下一个频率(块34、36、110和112)。该组测试电压可以包括要针对每个支持工作频率测试的不同电压，或者可以被选择为使得针对每个支持工作频率期望至少一个通过电源电压。一旦穷尽了测试频率(判决块40中的“否”分支)，则测试机可以向F/V/N表102写入频率、电压幅值和“N”的值(块114)。
在一些实施例中，可以向要写入到表中的测量的“N”增加裕量。另选地，可以向从该表读取的“N”增加裕量，以将“N”写入浮点运算器106。类似地，可以向写入到表中的电源电压幅值增加裕量，或者可以由本地功率管理器18在从表中读取幅值之后增加裕量。
下面转向图8，示出了用于例示用以确定是否要调整电源电压幅值的如图6所示的集成电路10(更具体而言，是测量单元100和本地功率管理器18)的一个实施例的操作的流程图。图8的操作可以在集成电路10处于工作时定期地(例如，取决于系统的热惯性，在一个实施例中为近似每10微秒到1毫秒一次)执行。图8的操作可以在工作负荷变化(例如，从电话机到音乐播放器或者移动因特网接入设备)之后执行。图8的操作也可以作为改变工作频率的一部分来执行。为了易于理解多个块是按照特定顺序示出的，但是也可以采用其他顺序。可以由测量单元100/本地功率管理器18内的组合逻辑并行地执行块。块、块的组合和/或流程可以作为一个整体在多个时钟周期上流水线化。
本地功率管理器18可以激活测量单元100，该测量单元100可以感测门104A至104H的串联连接中的电流传播延迟(“N”)(块120)。在一些实施例中，本地功率管理器18和/或测量单元100可以过滤结果(块122)。具体而言，例如，过滤可以包括检测在连续测量之间的N的值的振荡。会发生振荡是因为传播延迟接近时钟周期的整数(由此有时是在M个时钟周期中捕捉的，而在其他时间是在M+1个时钟周期中捕捉的)。振荡的发生还可以是因为所请求的电源电压正在按照振荡方式增大和减小。
如果测量单元100检测到测量的“N”大于来自F/V/N表102的“N”(判决块124中的“是”分支)，则本地功率管理器18可以增加发送到PMU/电源12的所请求的电源电压幅值(块126)。例如，可以请求下一个更高的电源电压幅值。如果测量单元100检测到测量的“N”小于来自F/V/N表102的“N”(判决块128中的“是”分支)，则本地功率管理器18可以减小发送到PMU/电源12的所请求的电源电压幅值(块130)。可以重复图8的操作，直到所请求的电源电压幅值被建立(settle)，或者可以如所希望地在下一次测量时重复。
下面转向图9，示出了用于例示响应于改变集成电路10中的频率的请求的集成电路10(更具体而言，是本地功率管理器18和测量单元100)的一个实施例的操作的流程图。为了易于理解多个块是按照特定顺序示出的，但是也可以采用其他顺序。可以由测量单元100/本地功率管理器18内的组合逻辑并行地执行块。块、块的组合和/或流程可以作为一个整体在多个时钟周期上流水线化。
如果改变频率的请求是从当前工作频率增加(判决块140中的“是”分支)，则可以以新(请求的)频率与旧(当前频率)的比值来缩放浮点运算器106中的N的值(块142)。例如，如果当前频率是1GHz且新频率是1.5GHz，则N的值可以以1.5来缩放。本地功率管理器18和测量单元100可以重复图8的调整电源电压处理，直到来自测量单元100的测量的N与缩放后的N匹配(块144)。在一些实施例中，可以向缩放后的N增加裕量，以确保增加的电源电压幅值足以支持新改变的频率。一旦满足缩放后的N，则本地功率管理器18可以设置新的频率(块146)，并且可以等待时钟产生电路来锁定到新的频率(块148)。新的N可以从F/V/N表102中读取，并且可以被写入到浮点运算器106中(块150)。
如果改变频率的请求是从当前工作频率减小(判决块140中的“否”分支)，则本地功率管理器18可以设置新的频率(块146)，而不缩放N和调整电源电压(块142和144)。由于电源电压已经高到足以支持更高的当前频率，所以集成电路10将在新的频率下正确地操作。随后的定期测量和调整(例如，图8)可以降低电压。在其他实施例中，还可以针对较低的新频率缩放N并调整电压(块142和144)，在这种情况下，对电源电压的调整将是减小。
在一些实施例中，调整电源电压幅值的处理(块144)可以以针对新频率从F/V/N表102(或者自校准表22)读取电源电压幅值并通过从该表请求电源电压幅值来初始化所述处理开始。
接下来转向图10，示出了用于例示在封装集成电路之前测试如图6所示的集成电路10的另一实施例的流程图。图10所示的块可以在制造集成电路10期间在测试机(例如，晶片检测器)上执行。
类似于图2的实施例，测试可以通过测试集成电路10的粗略特性(例如，Iddq测试)(块30)开始。另外，可以利用设置为其最大可能值(根据集成电路10的规格)的电源电压来激活测量单元100(块160)。在最大可能值处的N的测量结果可以是对集成电路10的“速度”的指示，并且可以用于选择一组测试电压(块162)。按照这种方式，所选的测试电压可以更接近对于给定频率的最佳电压，其可以允许在短测试时间量中的细粒度电压测试，并且所得的电源电压幅值接近用于集成电路10的最佳值。因此，当电源电压被设定为表中的电压时，集成电路10在给定频率下可以消耗更少的电力(与次最佳测试策略相比)。另外，还可以采用相对小的一组电压，从而减小测试时间。例如，图13是从快速处理(图13的左侧)到慢速处理(图13的右侧)的部分的分布的图形表示。利用最大电压(最右侧的虚线)，可以测量N。基于所测量的N，可以选择期望工作点附近的一小组测试电压，并且可以在这些电压(图13底部的大括号)下测试集成电路10。
随后，类似于图7的实施例，设置第一测试频率(块34)，并且可以针对一组测试电压中作为电源电压的每一个电压运行测试模式(块36)。测试可以包括激活测量单元100。对于每一个测试电压，测试器可以读取在测试期间由测量单元100测量的延迟的时钟周期数“N”(即，计数器浮点运算器108的值)。该测试器可以针对每个测试电压记录所测量的N(块110)。然后该测试器可以选择测试通过的最小电源电压幅值，以及对应的“N”(块112)。
如果有更多的测试频率(例如，还未测试的用于集成电路10的更多支持工作频率——判决块40中的“是”分支)，则可以选择和测试下一个频率(块34、36、110和112)。该组测试电压可以包括要针对每个支持工作频率测试的不同电压，或者可以被选择为使得针对每个支持工作频率期望至少一个通过电源电压。一旦穷尽了测试频率(判决块40中的“否”分支)，则测试机可以向F/V/N表102写入频率、电压幅值和“N”的值(块114)。
在一些实施例中，可以向要写入到表中的测量的“N”增加裕量。另选地，可以向从该表读取的“N”增加裕量，以将“N”写入浮点运算器106。类似地，可以向写入到表中的电源电压幅值增加裕量，或者可以由本地功率管理器18在从表中读取幅值之后增加裕量。
接下来转向图11，示出了用于例示用以执行测量的测量单元100的一个实施例的操作的流程图。测量单元100可以例如响应于本地功率管理器18启动测量而执行图11中所例示的操作。为了易于理解多个块是按照特定顺序示出的，但是也可以采用其他顺序。可以由测量单元100内的组合逻辑并行地执行块。块、块的组合和/或流程可以作为一个整体在多个时钟周期上流水线化。
测量单元100可以清空浮点运算器108中的计数器(附图标记为170)，并且可以发起到门104A至104H的串联连接(串)的逻辑转换(块172)。如果测量单元100在串的输出处还未检测到对应的逻辑转换(判决块174中的“否”分支)，则测量单元100可以递增计数器(块176)，并且等待下一个时钟周期来再次检测转换(块178)。如果测量单元100已经检测到对应的转换(判决块174中的“是”分支)，则测量单元100可以将计数器与浮点运算器106中的N进行比较，并将结果报告给本地功率管理器18(块180)。
对于本领域技术人员来说，一旦充分理解了以上公开，各种变型和修改将是显而易见的。以下的权利要求旨在解释为包含所有这种变型和修改。

Claims (14)

1.一种集成电路，包括：
逻辑电路；
耦接到所述逻辑电路的本地功率管理器，该本地功率管理器被配置为向外部电源发送对请求电源电压幅值的指示；以及
在所述集成电路内的自校准单元，该自校准单元被配置为对所述逻辑电路执行测试，其中该自校准单元被配置为以分别更低的请求电源电压幅值重复该测试直到该测试失败，并且测试通过的最低请求电源电压幅值被用来生成用于所述集成电路的操作的请求电源电压幅值，所述自校准单元还被配置为响应于所述逻辑电路首次执行不同的工作负荷，而重复所述测试并确定所述最低请求电源电压幅值。
2.如权利要求1所述的集成电路，还包括电源电压幅值的静态表，其中该静态表的内容是在对所述集成电路进行制造测试期间确定的，并且所述本地功率管理器被配置为从所述静态表读取初始电源电压幅值。
3.如权利要求1所述的集成电路，其中，所述集成电路能在多个时钟频率下工作，并且所述自校准单元被配置为针对所述多个时钟频率中的每一个以分别更低的电源电压幅值重复所述测试，以针对所述多个时钟频率中的每一个确定最低请求电源电压幅值。
4.如权利要求1所述的集成电路，其中，所述自校准单元被配置为响应于对包括所述集成电路的设备的初始引导而重复所述测试。
5.如权利要求4所述的集成电路，其中，所述自校准单元被配置为响应于所述集成电路的寿命超过规定量，而重复所述测试并确定所述最低请求电源电压幅值。
6.如权利要求1所述的集成电路，其中，所述本地功率管理器包括自校准表，该自校准表被配置为存储由所述自校准单元确定的最低电源电压幅值，而且所述本地功率管理器被配置为响应于改变所述集成电路的工作频率的请求，检查所述自校准表以查找与所述工作频率相对应的最低电源电压幅值，而且所述本地功率管理器被配置为响应于检测到在所述自校准表中没有存储与所述工作频率相对应的最低电源电压幅值，调用所述自校准单元来以分别更低的请求电源电压幅值重复测试直到该测试失败，从而确定所述工作频率的最低电源电压幅值。
7.如权利要求6所述的集成电路，其中，所述本地功率管理器被配置为确定是否响应于检测到在所述自校准表中没有存储与所述工作频率相对应的最低电源电压幅值而调用所述自校准单元，并且所述本地功率管理器被配置为响应于确定不调用所述自校准单元而请求在所述集成电路的制造测试期间确定的电源电压幅值。
8.一种用于集成电路的方法，包括：
由自校准单元以用于集成电路的分别更低的请求电源电压幅值对逻辑电路重复测试，直到该测试失败，其中所述集成电路包括所述逻辑电路和所述自校准单元；
所述自校准单元确定所述测试通过的最低请求电源电压幅值；
所述自校准单元选择所述最低请求电源电压幅值，以生成用于所述集成电路的操作的请求电源电压幅值，
其中，所述方法是响应于所述逻辑电路首次执行不同的工作负荷而执行的。
9.如权利要求8所述的方法，还包括从静态表读取初始请求的电源电压幅值，其中，所述静态表的内容是在对所述集成电路进行制造测试期间确定的。
10.如权利要求8所述的方法，其中，所述集成电路能在多个时钟频率下工作，所述方法还包括：所述自校准单元针对所述多个时钟频率中的每一个重复所述重复步骤、所述确定步骤和所述选择步骤。
11.如权利要求8所述的方法，所述方法是响应于对包括所述集成电路的设备的初始引导而执行的。
12.如权利要求11所述的方法，所述方法是响应于所述集成电路的寿命超过规定量而执行的。
13.如权利要求8所述的方法，还包括：
响应于改变所述集成电路的工作频率的请求，检查自校准表以查找与所述工作频率相对应的最低电源电压幅值，其中该自校准表被配置为存储由所述自校准单元确定的最低电源电压幅值；以及
响应于检测到在所述自校准表中没有存储与所述工作频率相对应的最低电源电压幅值，调用所述自校准单元来以分别更低的请求电源电压幅值重复测试直到该测试失败，从而确定所述工作频率的最低电源电压幅值。
14.如权利要求13所述的方法，还包括：
确定是否响应于检测到在所述自校准表中没有存储与所述工作频率相对应的最低电源电压幅值而调用所述自校准单元，其中所述调用是进一步响应于确定调用所述自校准单元而进行的；以及
响应于确定不调用所述自校准单元，请求在所述集成电路的制造测试期间确定的电源电压幅值。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915910B2 (en) 2009-01-28 2011-03-29 Apple Inc. Dynamic voltage and frequency management
ES2830123T3 (es) * 2009-03-30 2021-06-03 Qualcomm Inc Escalado de tensión adaptativo
US8260708B2 (en) * 2009-04-17 2012-09-04 Empire Technology Development Llc Usage metering based upon hardware aging
US20110099423A1 (en) * 2009-10-27 2011-04-28 Chih-Ang Chen Unified Boot Code with Signature
US8717093B2 (en) * 2010-01-08 2014-05-06 Mindspeed Technologies, Inc. System on chip power management through package configuration
US8549339B2 (en) * 2010-02-26 2013-10-01 Empire Technology Development Llc Processor core communication in multi-core processor
CN102213967A (zh) * 2010-04-12 2011-10-12 辉达公司 具有电压调节功能的gpu芯片及其制作方法
US8572426B2 (en) 2010-05-27 2013-10-29 National Semiconductor Corporation Hardware performance monitor (HPM) with extended resolution for adaptive voltage scaling (AVS) systems
US9513329B2 (en) 2010-07-30 2016-12-06 Empire Technology Development Llc Aging-based usage metering of components
US8734006B2 (en) * 2011-03-02 2014-05-27 International Business Machines Corporation Calibration of an on-die thermal sensor
CN102931655B (zh) 2011-08-12 2014-12-10 珠海全志科技股份有限公司 一种动态调节电压和频率的电路控制系统和方法
US8970234B2 (en) 2011-09-26 2015-03-03 Apple Inc. Threshold-based temperature-dependent power/thermal management with temperature sensor calibration
US20130117582A1 (en) * 2011-11-04 2013-05-09 Anand Satyamoorthy Offline communication in a voltage scaling system
US20130311792A1 (en) * 2012-05-18 2013-11-21 Prahallada PONNATHOTA Voltage scaling architecture on system-on-chip platform
CN102759702B (zh) * 2012-06-29 2014-06-18 福州瑞芯微电子有限公司 用于检测芯片内工作电路的电压与频率关系的电路及方法
US20140210503A1 (en) * 2012-08-31 2014-07-31 Apple Inc. Startup boot cycle testing of a mobile device at diminished power supply current
US8766704B2 (en) 2012-09-05 2014-07-01 Apple Inc. Adaptive voltage adjustment based on temperature value
KR101832821B1 (ko) 2012-09-10 2018-02-27 삼성전자주식회사 동적 전압 주파수 스케일링 방법, 어플리케이션 프로세서 및 이를 구비하는 모바일 기기
KR102001414B1 (ko) 2012-09-27 2019-07-18 삼성전자주식회사 데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법
US9520292B2 (en) 2013-01-06 2016-12-13 Empire Technology Development Llc Aging-based leakage energy reduction method and system
CN103197717B (zh) * 2013-02-28 2015-11-25 华为技术有限公司 自适应电压调整方法、芯片以及系统
US8988139B2 (en) * 2013-05-28 2015-03-24 International Business Machines Corporation Self-selected variable power integrated circuit
GB2515618B (en) * 2013-05-30 2017-10-11 Electronics & Telecommunications Res Inst Method and apparatus for controlling operation voltage of processor core, and processor system including the same
US9195291B2 (en) 2013-06-21 2015-11-24 Apple Inc. Digital power estimator to control processor power consumption
US9304573B2 (en) 2013-06-21 2016-04-05 Apple Inc. Dynamic voltage and frequency management based on active processors
US10145896B2 (en) 2013-08-06 2018-12-04 Global Unichip Corporation Electronic device, performance binning system and method, voltage automatic calibration system
US9500705B2 (en) * 2013-08-28 2016-11-22 Wisconsin Alumni Research Foundation Integrated circuit providing fault prediction
US9432033B2 (en) * 2013-09-27 2016-08-30 Freescale Semiconductor, Inc. System and method for enabling maximum performance operation within an extended ambient temperature range
US9625290B1 (en) * 2013-11-26 2017-04-18 Google Inc. Dynamic calibration of MEMS sensors
FR3017467A1 (fr) * 2014-02-07 2015-08-14 Commissariat Energie Atomique Procede de caracterisation du fonctionnement d’un circuit electronique numerique et circuit electronique numerique
WO2015118145A1 (fr) * 2014-02-07 2015-08-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de caractérisation du fonctionnement d'un circuit électronique numérique et circuit électronique numérique
US9606605B2 (en) * 2014-03-07 2017-03-28 Apple Inc. Dynamic voltage margin recovery
EP3839742A1 (en) 2014-07-09 2021-06-23 Telefonaktiebolaget LM Ericsson (publ) A method for diagnosing power supply failure in a wireless communication device
KR20160032529A (ko) * 2014-09-16 2016-03-24 삼성전자주식회사 시스템 온 칩과 이의 dvfs 검증 방법
US10114437B2 (en) * 2015-07-29 2018-10-30 Mediatek Inc. Portable device and calibration method thereof
US10001800B1 (en) 2015-09-10 2018-06-19 Apple Inc. Systems and methods for determining temperatures of integrated circuits
US9825620B2 (en) * 2016-01-21 2017-11-21 Apple Inc. Method and apparatus for digital undervoltage detection and control
US10635159B2 (en) * 2016-05-27 2020-04-28 Qualcomm Incorporated Adaptive voltage modulation circuits for adjusting supply voltage to reduce supply voltage droops and minimize power consumption
US10310572B2 (en) 2016-06-10 2019-06-04 Microsoft Technology Licensing, Llc Voltage based thermal control of processing device
US10338670B2 (en) * 2016-06-10 2019-07-02 Microsoft Technology Licensing, Llc Input voltage reduction for processing devices
US10209726B2 (en) 2016-06-10 2019-02-19 Microsoft Technology Licensing, Llc Secure input voltage adjustment in processing devices
US10248186B2 (en) 2016-06-10 2019-04-02 Microsoft Technology Licensing, Llc Processor device voltage characterization
FR3054885B1 (fr) 2016-08-03 2018-09-07 Stmicroelectronics (Crolles 2) Sas Procede d'estimation d'un profil d'exploitation d'un circuit integre d'un systeme sur puce, et systeme sur puce correspondant
FR3054949A1 (fr) 2016-08-03 2018-02-09 Stmicroelectronics (Crolles 2) Sas Procede de reglage d'au moins un point de fonctionnement d'au moins un circuit integre d'un systeme sur puce, et systeme sur puce correspondant
CN108664066B (zh) * 2017-03-31 2020-05-19 深圳市中兴微电子技术有限公司 一种芯片及其电压调节方法
US10840157B2 (en) * 2017-06-02 2020-11-17 University of Viriginia Patent Foundation Methods for reducing chip testing time using trans-threshold correlations
CN107908509A (zh) * 2017-11-07 2018-04-13 晶晨半导体(上海)股份有限公司 一种针对处理器的自动化测试方法
CN110581743B (zh) 2018-06-11 2021-01-22 京东方科技集团股份有限公司 电子设备、时间同步系统及时间同步方法
KR20200014094A (ko) * 2018-07-31 2020-02-10 삼성전자주식회사 팩토리 데이터 리셋 기능에 의해 제거된 어플리케이션을 복원하는 장치 및 방법
WO2020051145A1 (en) * 2018-09-03 2020-03-12 Drexel University On-chip voltage assignment through particle swarm optimization
WO2020081524A1 (en) * 2018-10-15 2020-04-23 Nvidia Corporation Enhanced in-system test coverage based on detecting component degradation
US11543872B2 (en) * 2019-07-02 2023-01-03 Microsoft Technology Licensing, Llc Dynamically adjusting device operating voltage based on device performance
US10948957B1 (en) 2019-09-26 2021-03-16 Apple Inc. Adaptive on-chip digital power estimator
KR102400977B1 (ko) * 2020-05-29 2022-05-25 성균관대학교산학협력단 프로세서를 통한 페이지 폴트 처리 방법
CN111966409B (zh) * 2020-07-30 2021-04-02 深圳比特微电子科技有限公司 矿机快速搜频方法和装置以及矿机

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535735B2 (en) * 2001-03-22 2003-03-18 Skyworks Solutions, Inc. Critical path adaptive power control
CN101176009A (zh) * 2005-05-12 2008-05-07 国际商业机器公司 确定最小操作电压的自测试电路
CN101173972A (zh) * 2006-10-31 2008-05-07 国际商业机器公司 用于测试确定电子设备中的最小运行电压的方法和装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0658929B2 (ja) * 1983-10-13 1994-08-03 セイコーエプソン株式会社 プロセスモニタパターン
JPH0691141B2 (ja) * 1986-11-25 1994-11-14 日本電気株式会社 Ｌｓｉ動作速度制御方式
JPH02199851A (ja) * 1989-01-30 1990-08-08 Hitachi Ltd 半導体装置
JPH058950U (ja) * 1991-07-16 1993-02-05 日本電気株式会社 半導体集積回路
US6078634A (en) 1993-10-08 2000-06-20 Texas Instruments Incorporated Phase-locked loop circuit with a multi-cycle phase detector and multi-current charge pump
FR2717918B1 (fr) 1994-03-25 1996-05-24 Suisse Electronique Microtech Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos.
US5440520A (en) 1994-09-16 1995-08-08 Intel Corporation Integrated circuit device that selects its own supply voltage by controlling a power supply
US5712589A (en) 1995-05-30 1998-01-27 Motorola Inc. Apparatus and method for performing adaptive power regulation for an integrated circuit
TW337054B (en) 1995-09-28 1998-07-21 Toshiba Co Ltd Horizontal synchronous signal oscillation circuit
FR2752312B1 (fr) 1996-08-07 1998-10-30 Motorola Semiconducteurs Procede et circuit permettant d'ajuster dynamiquement la tension d'alimentation et, ou bien, la frequence du signal d'horloge dans un circuit numerique
US6154095A (en) 1997-02-27 2000-11-28 Seiko Epson Corporation Phase locked loop clock source provided with a plurality of frequency adjustments
JPH10326867A (ja) * 1997-05-26 1998-12-08 Sony Corp 半導体装置
US5856766A (en) 1997-06-30 1999-01-05 Motorola Inc. Communication device with a frequency compensating synthesizer and method of providing same
JP3928837B2 (ja) * 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
JP3762856B2 (ja) * 2000-05-30 2006-04-05 株式会社ルネサステクノロジ 半導体集積回路装置
JP3878431B2 (ja) * 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
US6664775B1 (en) 2000-08-21 2003-12-16 Intel Corporation Apparatus having adjustable operational modes and method therefore
US6874083B2 (en) 2000-12-22 2005-03-29 Intel Corporation Method and apparatus to ensure proper voltage and frequency configuration signals are defined before applying power to processor
DE10127423B4 (de) 2001-06-06 2005-10-06 Infineon Technologies Ag Elektronische Schaltung mit Energiesteuerung
US20030018937A1 (en) 2001-07-18 2003-01-23 Athavale Atul S. Method and apparatus for efficient self-test of voltage and current level testing
US6825785B1 (en) 2002-02-28 2004-11-30 Silicon Laboratories, Inc. Digital expander apparatus and method for generating multiple analog control signals particularly useful for controlling a sub-varactor array of a voltage controlled oscillator
US6809606B2 (en) 2002-05-02 2004-10-26 Intel Corporation Voltage ID based frequency control for clock generating circuit
US6903964B2 (en) 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
US6762629B2 (en) 2002-07-26 2004-07-13 Intel Corporation VCC adaptive dynamically variable frequency clock system for high performance low power microprocessors
JP2004070805A (ja) 2002-08-08 2004-03-04 Fujitsu Ltd 内部電源電圧が制御される半導体集積回路
KR100471181B1 (ko) * 2002-08-20 2005-03-10 삼성전자주식회사 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치
GB2408116B (en) * 2003-11-14 2006-09-20 Advanced Risc Mach Ltd Operating voltage determination for an integrated circuit
US7577859B2 (en) 2004-02-20 2009-08-18 International Business Machines Corporation System and method of controlling power consumption in an electronic system by applying a uniquely determined minimum operating voltage to an integrated circuit rather than a predetermined nominal voltage selected for a family of integrated circuits
US7126433B2 (en) 2004-03-16 2006-10-24 Freescale Semiconductor, Inc. Self-calibrating oscillator system
JP4198644B2 (ja) * 2004-06-21 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7652494B2 (en) 2005-07-01 2010-01-26 Apple Inc. Operating an integrated circuit at a minimum supply voltage
US7276925B2 (en) 2005-07-01 2007-10-02 P.A. Semi, Inc. Operating an integrated circuit at a minimum supply voltage
US7319358B2 (en) 2005-12-29 2008-01-15 Ati Technologies Inc. Method and apparatus for generating an adaptive power supply voltage
US7523373B2 (en) * 2006-08-30 2009-04-21 Freescale Semiconductor, Inc. Minimum memory operating voltage technique
JP2008099032A (ja) * 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
WO2008081916A1 (ja) * 2006-12-28 2008-07-10 Nec Corporation 半導体集積回路装置及び電源電圧制御方式
KR100852188B1 (ko) * 2007-02-27 2008-08-13 삼성전자주식회사 동적 전압 스케일링 시스템 및 방법
US9134782B2 (en) * 2007-05-07 2015-09-15 Nvidia Corporation Maintaining optimum voltage supply to match performance of an integrated circuit
US8281158B2 (en) * 2007-05-30 2012-10-02 Lapis Semiconductor Co., Ltd. Semiconductor integrated circuit
US7616509B2 (en) * 2007-07-13 2009-11-10 Freescale Semiconductor, Inc. Dynamic voltage adjustment for memory
US7898285B2 (en) * 2008-03-26 2011-03-01 International Business Machines Corporation Optimal local supply voltage determination circuit
US7915910B2 (en) 2009-01-28 2011-03-29 Apple Inc. Dynamic voltage and frequency management

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535735B2 (en) * 2001-03-22 2003-03-18 Skyworks Solutions, Inc. Critical path adaptive power control
CN101176009A (zh) * 2005-05-12 2008-05-07 国际商业机器公司 确定最小操作电压的自测试电路
CN101173972A (zh) * 2006-10-31 2008-05-07 国际商业机器公司 用于测试确定电子设备中的最小运行电压的方法和装置

Also Published As

Publication number Publication date
US20100188115A1 (en) 2010-07-29
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JP5499123B2 (ja) 2014-05-21
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EP2405324A1 (en) 2012-01-11
JP2013031207A (ja) 2013-02-07
US20110140733A1 (en) 2011-06-16
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US8130009B2 (en) 2012-03-06
EP2391931A2 (en) 2011-12-07
KR20110117177A (ko) 2011-10-26
HK1165878A1 (en) 2012-10-12
US7915910B2 (en) 2011-03-29

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Fetzer et al. The Challenges of Testing Adaptive Designs

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