CN102356456A - 包括弛豫衬里的栅控二极管结构和方法 - Google Patents

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Abstract

一种栅控二极管结构和用于在SOI衬底(10)上制造栅控二极管结构的方法，使用弛豫衬里(34’)，该弛豫衬里源自在与栅控二极管结构同时形成的场效应晶体管中典型地使用的应力衬里(34)。通过对应力衬里(34)的诸如离子注入处理的处理而形成所述弛豫衬里。所述弛豫衬里与应力衬里相比改善了栅控二极管理想度而没有对栅控二极管的任何损害，而在使用反应离子蚀刻方法从栅控二极管剥离应力衬里则会发生对栅控二极管的损害。

Description

包括弛豫衬里的栅控二极管结构和方法
技术领域
本发明一般而言涉及半导体结构内的栅控二极管(gated diode)结构。更具体而言，本发明涉及半导体结构内的包括弛豫衬里(relaxed liner)的栅控二极管结构。
背景技术
除了电阻器、电容器和晶体管之外，半导体结构和半导体电路通常还包括二极管。在几种信号处理应用、温度感测和应力感测应用、以及进一步的静电保护应用中的任一种中，半导体结构和半导体电路内的二极管是希望的并发挥作用。
半导体制造技术中希望和常见的特定类型的二极管结构为栅控二极管结构。另一方面，栅控二极管结构在结构和尺寸上与场效应晶体管大致类似，但在以下方面不同：栅控二极管结构内的源极和漏极区域具有不同的极性(即，导电类型)。由此，在用于制造场效应结构的半导体制造技术中，栅控二极管结构在易于制造方面明显是所希望的。
虽然栅控二极管结构在半导体制造领域由此是希望的，但在半导体制造中栅控二极管结构并不是完全没有问题。特别地，栅控二极管结构虽然具有因可与场效应晶体管结构同时制造而导致的优点，但也具有由与场效应晶体管结构同时制造导致的几个缺点中的任何缺点。
在半导体制造领域中已知包括栅控二极管结构的各种二极管结构及其制造方法。
例如，Adams等人在美国专利6,441,396中教导了包括二极管结构的半导体结构以及用于制造包括该二极管结构的半导体结构的方法。在该半导体结构和方法中，二极管结构被用作用于该二极管结构附近的其他半导体结构的应力监视结构。
此外，Maciejewski等人在美国专利7,227,204中教导了具有增强的理想度(ideality)的二极管结构、以及用于制造具有增强的理想度的二极管结构的方法。该二极管结构通过包括阳极而实现上述结果，该阳极包括包含合金半导体材料和非合金半导体材料的分离的区域。
由于半导体结构制造要求和半导体器件制造要求变得更加严格，在半导体结构和半导体器件制造领域内的诸如特别地栅控二极管结构的二极管结构必然是继续有用的。为此目的，这样的二极管结构及其制造方法是希望的，该二极管结构及其制造方法提供具有改善的特性和增强的性能的二极管结构。
发明内容
本发明提供了一种在半导体结构内使用的栅控二极管结构以及用于制造在半导体结构内使用的栅控二极管的方法。在本发明中，栅控二极管结构和用于制造栅控二极管结构的方法在栅控二极管结构内包括位于栅极和二极管电极区域上的弛豫衬里。在本发明的方法中，弛豫衬里源自否则会在与栅控二极管结构同时制造的场效应晶体管内被使用的应力衬里(stressed liner)，但其中处理应力衬里的覆盖栅控二极管结构的部分(即，最优选使用离子注入处理)以弛豫(即，释放或减轻)和优选消除应力衬里层的被包括在栅控二极管结构内的部分内的应力。在弛豫衬里特别地与拉伸应力衬里相比改善了栅控二极管结构的理想度性能的情况下，在栅控二极管结构内由应力衬里制造这样的弛豫衬里是所希望的。相似地，通过将应力衬里保留在栅控二极管结构内的其适当位置并从其原位(即，而不是使用蚀刻方法剥离应力衬里)来制造弛豫衬里，可以实现栅控二极管的改善的理想度性能而不会劣化栅控二极管的性能，否则，在使用特别地反应离子蚀刻方法从栅控二极管结构完全剥离应力衬里的情况下，则会劣化栅控二极管的性能。
在本发明中，“应力衬里”表示具有超过约0.3GPa的拉伸应力或超过约-0.3GPa的压缩应力。“弛豫衬里”表示具有不大于约+/-0.3GPa的拉伸或压缩应力。
根据本发明的一种特别的栅控二极管结构包括半导体衬底，所述半导体衬底包括使第一极性的(较)重掺杂区域与第二极性的(较)重掺杂区域分隔的第一极性的(较)轻掺杂区域，所述第二极性与所述第一极性不同。该特别的栅控二极管结构还包括栅极，所述栅极位于所述第一极性的(较)轻掺杂区域上方并与其对准。该特定的栅控二极管结构还包括弛豫衬里，所述弛豫衬里保形地(conformally)覆盖所述栅极和所述半导体衬底。
根据本发明的另一特别的栅控二极管结构包括半导体衬底，所述半导体衬底包括使第一极性的(较)重掺杂区域与第二极性的(较)重掺杂区域分隔的第一极性的(较)轻掺杂区域，所述第二极性与所述第一极性不同。该另一特别的栅控二极管结构还包括栅极，所述栅极位于所述第一极性的轻(较)掺杂区域上方并与其对准。该另一特别的栅控二极管结构还包括弛豫衬里，所述弛豫衬里保形地覆盖所述栅极和所述半导体衬底。所述弛豫衬里包括氮化硅材料，所述氮化硅材料包括选自锗杂质和氙杂质的杂质。
根据本发明的一种用于制造栅控二极管结构的特别的方法包括：在半导体衬底之上形成栅极。该特别的方法还包括在所述半导体衬底内形成第一极性的(较)轻掺杂区域，所述第一极性的(较)轻掺杂区域被对准在所述栅极下方并使第一极性的(较)重掺杂区域与第二极性的(较)重掺杂区域横向分隔，所述第二极性与所述第一极性不同。该特别的方法还包括形成应力衬里，所述应力衬里保形地覆盖所述栅极和所述半导体衬底。该特定的方法还包括处理所述应力衬里以形成弛豫衬里。
在上述栅控二极管结构和方法中，以及根据以下公开内容，(较)轻掺杂区域具有每立方厘米从1e12到约1e17掺杂剂原子的掺杂剂浓度，而(较)重掺杂区域具有每立方厘米从1e17到约1e21掺杂剂原子的掺杂剂浓度。
附图说明
在下面阐述的具体实施方式中，可以了解本发明的目的、特征以及优点。通过形成了本公开的实质部分的附图，可以理解具体实施方式，其中：
图1到图13B示出了一系列示意性截面和平面视图，其示例了根据本发明的实施例在形成栅控二极管结构过程中的连续制造步骤的结果。
图1示出了关于栅控二极管结构的绝缘体上半导体衬底基础衬底制造；
图2示出了关于图1的隔离区域制造；
图3示出了关于图2的离子注入处理；
图4示出了关于图3的栅极掩蔽；
图5示出了关于图4的栅极蚀刻；
图6示出了关于图5的部分栅极掩蔽和二极管电极形成；
图7示出了关于图6的另一部分栅极掩蔽和附加的二极管电极形成；
图8示出了关于图7的间隔物(spacer)形成；
图9示出了关于图8的硅化物形成；
图10示出了关于图9的衬里形成；
图11示出了关于图10的衬里掩蔽和注入；
图12A/B示出了关于图11的抗蚀剂剥离；以及
图13A/B示出了关于图12A/B的钝化/接触形成。
具体实施方式
本发明包括栅控二极管结构和用于制造该二极管结构的方法，在下面阐述的说明中可了解本发明。通过上述附图来理解下面阐述的说明。由于附图仅仅用于示例的目的，因而附图未必按比例绘制。
图1到图13B示出了根据本发明的具体实施例在制造栅控二极管结构过程中的连续阶段的一系列示意性截面和平面视图。图1示出了根据本发明的该具体实施例在栅控二极管结构的制造的早期阶段的栅控二极管结构的示意性截面图，其包括本发明的单独的实施例。
图1示出了基础半导体衬底10。掩埋介电层12位于基础半导体衬底10上。表面半导体层14位于掩模介电层12上。总体地，基础半导体衬底10、掩埋介电层12以及表面半导体层14包括绝缘体上半导体衬底。
基础半导体衬底10可包括几种半导体材料中的任何半导体材料。非限制性实例包括硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及化合物(即，III-V和II-VI)半导体材料。化合物半导体材料的非限制性实例包括砷化镓、砷化铟以及磷化铟半导体材料。典型地，基础半导体衬底10具有通常为常规的厚度。
掩埋介电层12可包括几种介电材料中的任何介电材料。非限制性实例包括氧化物、氮化物和氧氮化物，特别地，硅的氧化物、氮化物和氧氮化物，但不排除其他元素的氧化物、氮化物和氧氮化物。掩埋介电层12可包括晶体或非晶体介电材料。可以使用几种方法中的任一种形成掩埋介电层12。非限制性实例包括离子注入方法、热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。典型地，掩埋介电层12包括构成半导体衬底10的半导体材料的氧化物。典型地，掩埋介电层12具有约5到约1000纳米的厚度。
表面半导体层14可包括构成半导体衬底10的几种半导体材料中的任一种。表面半导体层14和半导体衬底10可包括在化学组成、掺杂剂极性、掺杂剂浓度和晶体取向方面相同或不同的半导体材料。典型地，表面半导体层14具有约50到约300纳米的厚度。
图1示例的绝缘体上半导体可使用几种方法中的任一种来制造。非限制性实例包括层叠方法、层转移方法以及注氧分离(SIMOX)方法。
虽然该特定实施例示例了在包括基础半导体衬底10、掩埋介电层12和表面半导体层14的绝缘体上半导体的情况下的本发明，但更具体而言实施例以及更具体而言本发明均不受此限制。相反地，本发明可以替代地使用体半导体衬底(通过在基础半导体衬底10和表面半导体层14具有相同的化学组成和晶体取向的情况下不具有掩埋介电层12而得到)。实施例还涵盖使用混合取向(HOT)衬底，该混合取向衬底包括在单个半导体衬底内的多种晶体取向半导体区域。
图2首先示出了对图1示例的表面半导体层14构图以提供表面半导体层14’的结果。图2还示出了隔离区域16，该隔离区域16被定位为回填充并邻接表面半导体层14’且被平坦化到表面半导体层14’的高度。
可以使用否则是半导体制造领域中的通常常规的光刻和蚀刻方法而对表面半导体层14构图以形成表面半导体层14’。这样的光刻和蚀刻方法通常包括各向异性蚀刻方法。由于各向异性蚀刻方法通常向表面半导体层14’提供直侧壁，因此与各向同性蚀刻方法相比，各向异性蚀刻方法通常是希望的。
隔离区域16通常包括与用于形成掩埋介电层12的材料相似、等价或相同的材料，并通过使用与用于形成掩埋介电层12的方法相似、等价或相同的方法形成。典型地且优选地，利用均厚层(blanket layer)沉积和使用表面半导体层14’作为平坦化停止层的平坦化方法而形成隔离区域16。特定的平坦化方法包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法是最常见的。
虽然这样的蚀刻、填充和平坦化技术对于高密度硅技术而言是常见的，但也可以使用备选的低成本技术，例如，通常称为ROX的方法，其利用构图的上覆层(overlayer)和衬底氧化。该隔离区域的详细制造和结构对本发明不是关键的，并且典型地与上下文中德技术制造方法的整合一致地进行这样的选择。
图3示出了使用掺杂剂离子剂量15对表面半导体层14’进行掺杂以提供表面半导体层14”的结果。该掺杂剂离子剂量15典型地包括n掺杂剂离子，例如，砷或磷掺杂剂离子，但p掺杂剂离子注入同样能够形成根据实施例的有效栅控二极管结构。典型地，以适宜的剂量和能量提供掺杂剂离子剂量15，从而在表面半导体层14”的表面内提供每立方厘米约1e12到约1e14的n掺杂剂原子或p掺杂剂原子的掺杂剂浓度。作为对表面半导体层14’的上述离子注入以提供表面半导体层14”的备选，可将初始形成的表面半导体层14形成为掺杂的表面半导体层。
图4示出了位于并形成在图3的半导体结构(包括，特别地，表面半导体层14”和隔离区域16)上的栅极电介质18。在表面半导体层14”和隔离区域16二者的顶上延伸的这样的形成物包括层沉积而非自对准的热氧化形成物。替代地，如果该层是热氧化，则层18的范围可被限制在层14”的顶上而没有在层16的顶上延伸。图4还示出了位于并形成在栅极电介质18上的栅极材料层20。图4最后示出了第一掩模22(即，在截面中被示例为多个层，但在下面的包括平面视图的进一步的公开内容中，表示单个环形第一掩模22)，该第一掩模22位于并形成在表面半导体层14”上方的位置处的栅极材料层20上。
栅极电介质18可包括常规介电材料，例如，具有在真空中测量的约4到约20的介电常数的硅的氧化物、氮化物和氧氮化物。替代地，栅极电介质18可包括具有约20到至少约100的介电常数的通常较高介电常数介电材料。这样的较高介电常数介电材料可包括但不限于氧化铪、硅酸铪、氧化钛、钛酸钡锶(BST)以及锆钛酸铅(PZT)。可以使用适合于栅极电介质18的组成的材料的几种方法中的任一种形成栅极电介质18。包括但不限于热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。典型地，栅极电介质18包括热氧化硅介电材料或高介电常数介电材料，它们中的任一者具有通常常规的厚度。
栅极材料层20可包括的材料包括但不限于特定的金属、金属合金、金属氮化物和金属硅化物，以及其叠层和其组合物。栅极材料层20还可包括掺杂的多晶硅和掺杂的硅锗材料(即，具有每立方厘米约1e18到约1e22掺杂剂原子的掺杂剂浓度)和多晶化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。相似地，也可以使用几种方法中的任一种来形成上述材料。非限制性的实例包括自对准硅化(salicide)方法、化学气相沉积方法和物理气相沉积方法，例如但不限于蒸发方法和溅射方法。典型地，栅极材料层20包括具有约20到约200nm的厚度的掺杂的多晶硅材料。
在本实施例中的第一掩模22以及其他掩模可包括几种掩模材料中的任何一种，包括但不限于硬掩模材料和抗蚀剂掩模材料。典型地，第一掩模22包括抗蚀剂掩模材料，例如，光致抗蚀剂掩模材料。这样的抗蚀剂掩模材料可包括但不必限于负抗蚀剂材料、正抗蚀剂材料以及包括正抗蚀剂材料和负抗蚀剂材料二者的特性的混合抗蚀剂材料。典型地，第一掩模22包括具有约100到约500纳米的厚度的正抗蚀剂材料或负抗蚀剂材料。根据上述公开内容，第一掩模22在平面视图中旨在具有环形形状。
图5首先示出了使用第一掩模22作为蚀刻掩模而对栅极材料层20构图以提供栅极20’且对栅极电介质18构图以提供栅极电介质18’的结果。可以通过使用否则是半导体制造领域中通常常规的蚀刻方法和蚀刻材料来进行上述的使用第一掩模22作为蚀刻掩模而对栅极材料层20构图以提供栅极20’和对栅极电介质18构图以提供栅极电介质18’(即，二者都旨在为环形层)。与用于从图1示例的表面半导体层14形成图2示例的表面半导体层14’的蚀刻方法相似地，这样的蚀刻方法将典型地包括各向异性反应离子蚀刻方法，该方法通常为栅极20’和栅极电介质18’提供直侧壁。
图5还示出了从栅极20’剥离第一掩模22的结果。可使用否则是半导体制造领域中通常常规的方法和材料而从栅极20’剥离第一掩模22。这样的方法和材料包括但不必限于湿法化学剥离方法和材料、干法等离子体剥离方法和材料、以及湿法化学剥离方法和材料与干法等离子体剥离方法和材料的组合。
图6首先示出了用第二掩模23掩蔽栅极20’的外部部分以及特别地表面半导体层14”的邻近部分的结果。第二掩模23可包括与图4中示例的第一掩模20相似、等价或相同的材料。典型地，第二掩模23同样包括正抗蚀剂材料或负抗蚀剂材料。第二掩模23应被理解为其横向尺寸不需被严格确定的阻挡掩模(block mask)，只要可以覆盖栅极20’的外部部分和表面半导体层14”的邻近部分即可。
图6还示出了使用栅极20’和第二掩模23作为离子注入掩模而形成的第一二极管电极24(即，当P+时为阳极，而当n+时为阴极)，该第一二极管电极24位于并形成在栅极20’内部。虽然第一二极管电极24可以相对于表面半导体层14”具有任一极性，但典型地，第一二极管结构24具有与表面半导体层14”的其他剩余部分的极性相反的极性，但这同样不是对实施例的要求。典型地，第一二极管电极24具有每立方厘米约1e19到约1e21的p掺杂剂原子的掺杂剂浓度。
图7首先示出了从图6的栅控二极管结构剥离第二掩模23的结果。可通过使用否则是半导体制造领域中通常常规的剥离方法和材料，从图6的栅控二极管结构剥离第二掩模23以提供图7的部分的栅控二极管结构。同样，通常，这样的剥离方法和材料可包括但不限于湿法化学剥离方法和材料、干法等离子体剥离方法和材料、以及湿法化学剥离方法和材料与干法等离子体剥离方法和材料的组合。
图7接下来示出了第三掩模26，该第三掩模26位于并形成为覆盖包括被栅极20’包围的第一二极管电极24的表面半导体层14”的内部部分。第三掩模26可包括与用于图6中示例的第二掩模23和图4中示例的第一掩模22大致相似、等价或相同的掩模材料并具有与用于图6中示例的第二掩模23和图4中示例的第一掩模22大致相似、等价或相同的尺寸。
图7还示出了第二二极管电极28(即，阳极(如果p+)或阴极(如果n+)中的另一个)，该第二二极管电极28位于并被形成到表面半导体层14”的未被栅极20’或第三掩模26覆盖的部分处的表面半导体层14”中。第二二极管电极28具有与第一二极管电极24不同的极性，且第二二极管电极28具有每立方厘米约1e19到约1e21的掺杂剂原子的掺杂剂浓度。由此，表面半导体层14”的位于栅极20’下方并对准栅极20’的部分具有特定的极性(即，优选地，n-)并使第一二极管电极24(即，优选地，p+阳极)与第二二极管电极28(即，优选地，n+阴极)分离，第一二极管电极24和第二二极管电极28具有不同的极性和比表面半导体层14”的位于栅极20’下方并对准栅极20’的部分高的掺杂剂浓度。
图8首先示出了从图7的半导体结构剥离第三掩模26的结果。可通过使用否则是半导体制造领域中通常常规的并与用于剥离图6中示例的第二掩模23或图4中示例的第一掩模22的剥离方法和材料相似、等价或相同的剥离方法和材料，从图7半导体结构剥离第三掩模26以提供图8的部分的栅控二极管结构。
图8还示出了间隔物30，所述间隔物30邻近并邻接包括栅极20’和栅极电介质18’的栅极叠层的相反侧壁。间隔物30可包括否则是半导体制造领域中通常常规的材料，并通过否则是半导体制造领域中通常常规的方法形成。典型地，间隔物30包括介电材料，包括但不限于氧化硅介电材料、氮化硅介电材料或硅氧氮化物介电材料。典型地，使用均厚层沉积和各向异性回蚀刻方法而形成间隔物30。
虽然这样的间隔物典型地用于此时通过施加附加的注入来优化MOSFET中的源极和漏极结分布，但这样的间隔物还可被用于优化该特定实施例的栅控二极管的掺杂剂分布。这样的附加掺杂剂可以结合与层23和26相似的掩蔽区域而被施加，但现在结合在其适当位置的间隔物30而被施加。这样的优化的细节未在这里示出，并留给本领域的技术人员去实施。
图9示出了硅化物层32，该硅化物层32位于并形成在栅极20’、第一二极管电极24和第二二极管电极28的暴露部分上。硅化物层32可包括几种硅化物形成金属中的任一种。候选的硅化物形成金属的非限制性实例包括镍、钴、钛、钨、铒、镱、铂和钒硅化物形成金属。镍和钴硅化物形成金属是特别常见的。上面列举的硅化物形成金属中的其他金属较不常见。典型地，使用自对准硅化方法形成硅化物层32。该自对准硅化方法包括：(1)在图8的半导体结构上形成均厚硅化物形成金属层；(2)热退火均厚硅化物形成金属层和其所接触的硅表面以选择性地形成硅化物层32，而在例如间隔物30和隔离区域16上留下未反应的金属硅化物形成金属层；以及(3)从例如间隔物30和隔离区域16选择性地剥离硅化物形成金属层的未反应部分。典型地，硅化物层32包括具有约10到约80纳米的厚度的硅化镍材料或硅化钴材料。
图10示出了应力衬里层34，该应力衬里层34位于并形成在图9的半导体结构上。该应力衬里层34被典型地用作与场效应晶体管结合的衬里，该场效应晶体管与在图10中示例了其示意性截面图的栅控二极管结构同时制造。应力衬里层34可包括几种应力衬里材料中的任何应力衬里材料。这样的应力衬里材料可包括但不必局限于氧化硅材料、氮化硅材料、氧氮化硅材料和碳化硅材料。这样的应力衬里材料可以为压缩应力衬里材料(即，具有超过-0.3GPa的应力，并可用于pFET中)或拉伸应力衬里材料(即，具有超过0.3GPa的应力，并可用于nFET中)。虽然本实施例特别地旨在包括这样的n场效应晶体管，该n场效应晶体管包括位于并形成在图10的半导体结构内的栅控二极管结构上的拉伸应力衬里34，但本实施例或本发明不必受此限制。更确切地，实施例涵盖使用压缩或拉伸应力衬里34中的任一者。
图11首先示出了第四掩模36，该第四掩模36位于并被形成为覆盖应力衬里层34的在位于并形成在表面半导体层14”内的栅控二极管结构的周边的部分。第四掩模36可包括与第三掩模26、第二掩模23或第一掩模22相似、等价或相同的掩模材料，具有与第三掩模26、第二掩模23或第一掩模22大致相似的尺寸，并使用与第三掩模26、第二掩模23或第一掩模22相似、等价或相同的方法形成。
图11还示出了使用应力弛豫离子剂量37对图10中示例的应力衬里34进行注入以提供弛豫衬里34’的结果。在图11内，弛豫衬里34’的弛豫部分覆盖包括表面半导体层14”的栅控二极管结构，而弛豫衬里34’的未弛豫部分(即，仍具有应力的部分)位于第四掩模36之下。弛豫部分与未弛豫部分之间的过渡是不间断的，即，连续的，并且对于下伏的(underlying)栅极和硅沉积是保形的。
典型地，以每平方厘米约1e14到约5e15应力弛豫离子的离子注入剂量和约5到约80keV的离子注入能量提供应力弛豫离子剂量37以在弛豫衬里34’内提供每立方厘米约5e15到约1e17应力弛豫原子的应力弛豫原子浓度。上述剂量和能量依赖于离子核素(species)。选择剂量和能量时的最关键方面为，离子不会穿透应力膜而进入下伏的半导体材料或硅材料。特别希望的应力弛豫离子为硅、锗和氙注入离子、以及具有大于约28amu的、或更具体地大于约70amu的质量的其他应力弛豫离子。
虽然该特定实施例清楚地示例并特别地涵盖在形成图11中示例的弛豫衬里层34’时将离子注入方法用于图10中示例的应力衬里层34的一部分内的应力弛豫，但实施例或本发明不必受此限制。更确切地，实施例和本发明涵盖以下方面：除了离子注入处理之外的处理可被用于在应力衬里层的一部分内的应力弛豫或应力消除。这样的其他处理可包括但不必局限于辐射处理(例如但不限于紫外辐射处理)或化学处理(例如层的部分蚀刻或减薄)。
图12A和12B示出了图11的半导体结构的示意性截面图和示意性平面图，包括在已剥离了第四掩模36之后的栅控二极管结构。可以使用与用于剥离第三掩模26、第二掩模23或第一掩模22的方法和材料相似、等价或相同的方法和材料来剥离第四掩模36。
图12B特别地仅仅示例了隔离区域16、表面半导体层14”以及栅极20’，以清楚地示出根据该特定实施例和本发明的环形栅控二极管结构。
图13A和13B大致对应于图12A和图12B，但示例了覆盖包括栅控二极管结构的半导体结构的介电钝化层38。贯穿钝化层38的是多个过孔40。
钝化层38可包括几种钝化材料中的任何钝化材料。特别地，包括氧化硅、氮化硅和氧氮化硅钝化材料。可以使用包括但不限于化学气相沉积方法和物理气相沉积方法的方法来形成钝化层38。典型地，钝化层38具有从约50到约300纳米的厚度。
过孔40可包括几种导体材料中的任何导体材料，包括但不限于金属、金属合金、金属硅化物和金属氮化物过孔材料。可通过使用否则是半导体制造领域中通常常规的方法来形成这样的过孔材料。
图12A和12B特别地示例了根据本发明的优选实施例的栅控二极管结构的示意性截面图和示意性平面图。栅控二极管结构包括弛豫衬里34’，该弛豫衬里34’位于并被形成为覆盖栅控二极管结构内的栅极20’以及邻近的阳极和阴极二极管电极24和28。弛豫衬里34’源自应力衬里34，该应力衬里34典型地被用于与栅控二极管结构同时制造的场效应晶体管中。通过诸如但不限于离子注入处理的处理而从应力衬里34形成弛豫衬里34’。由于弛豫衬里在提供了改善的栅控二极管理想度的同时避免了否则会由使用反应离子蚀刻方法从栅控二极管结构剥离应力衬里34而导致的任何栅控二极管理想度劣化，因此，特别地，当受到拉伸应力时，与应力衬里34相比，弛豫衬里34’是希望的。
优选实施例是对本发明的示例而不是对本发明的限制。可以对根据优选实施例的栅控二极管结构的方法、材料、结构和尺寸进行修正和修改，但却仍提供根据本发明的栅控二极管和用于制造栅控二极管的方法。
工业适用性
本发明可在形成集成电路芯片的MOSFET半导体器件的设计和制造中发现工业适用性。发现其适用于各种电子和电气装置，并特别地可用于计算机和通信设备。

Claims (20)

1.一种栅控二极管结构，包括：
半导体衬底(10)，包括使第一极性的重掺杂区域(24)与第二极性的重掺杂区域(28)横向分隔的第一极性的轻掺杂区域(14”)，所述第二极性与所述第一极性不同；
栅极(20’)，在所述第一极性的轻掺杂区域(14”)上方并与其对准；以及
弛豫衬里(34’)，保形地覆盖所述栅极(20’)和所述半导体衬底(10)。
2.根据权利要求1的栅控二极管结构，其中所述半导体衬底包括体半导体衬底。
3.根据权利要求1的栅控二极管结构，其中所述半导体衬底包括绝缘体上半导体衬底。
4.根据权利要求1的栅控二极管结构，其中所述第一极性为n极性，且所述第二极性为p极性。
5.根据权利要求1的栅控二极管结构，其中所述第一极性为p极性，且所述第二极性为n极性。
6.根据权利要求1的栅控二极管结构，其中所述栅极被包括在栅极叠层中，所述栅极叠层包括插入在所述栅极与所述半导体衬底之间的栅极电介质。
7.根据权利要求1的二极管结构，其中所述弛豫衬里层包括氮化硅材料。
8.一种栅控二极管结构，包括：
半导体衬底(10)，包括使第一极性的重掺杂区域(24)与第二极性的重掺杂区域(28)横向分隔的第一极性的轻掺杂区域(14”)，所述第二极性与所述第一极性不同；栅极(20’)，位于所述第一极性的轻掺杂区域(14”)上方；以及
衬里(34’)，保形地覆盖所述栅极(20’)和所述半导体衬底，所述衬里包括氮化硅材料，所述氮化硅材料包括选自锗杂质和氙杂质的杂质，所述衬里还包括：至少部分地覆盖所述栅极的弛豫部分(34’)；以及至少部分地覆盖所述半导体衬底(10)的应力部分(34)。
9.根据权利要求8的栅控二极管结构，其中所述弛豫衬里仅包括锗杂质。
10.根据权利要求8的栅控二极管结构，其中所述弛豫衬里仅包括氙杂质。
11.根据权利要求8的栅控二极管结构，其中所述半导体衬底包括体半导体衬底。
12.根据权利要求8的栅控二极管结构，其中所述半导体衬底包括绝缘体上半导体衬底。
13.根据权利要求8的栅控二极管结构，其中所述栅极被包括在栅极叠层中，所述栅极叠层包括插入在所述栅极与所述半导体衬底之间的栅极电介质。
14.一种制造栅控二极管结构的方法，包括：
在半导体衬底(10)之上形成栅极(20’)；
在所述半导体衬底内形成第一极性的轻掺杂区域(14”)，所述第一极性的轻掺杂区域(14”)位于所述栅极(20’)下方并与其对准且使第一极性的重掺杂区域(24)与第二极性的重掺杂区域(28)横向分隔，所述第二极性与所述第一极性不同；
形成应力衬里(34)，所述应力衬里(34)保形地覆盖所述栅极和所述半导体衬底；以及
处理所述应力衬里以形成弛豫衬里(34’)。
15.根据权利要求14的方法，其中形成所述第一极性的重掺杂区域和与所述第一极性不同的所述第二极性的重掺杂区域各自至少部分地使用所述栅极作为掩模。
16.根据权利要求14的方法，其中所述处理使用离子注入方法。
17.根据权利要求16的方法，其中所述离子注入方法使用锗应力弛豫离子。
18.根据权利要求16的方法，其中所述离子注入方法使用氙应力弛豫离子。
19.根据权利要求16的方法，其中所述离子注入方法使用具有大于约70amu的质量的应力弛豫离子。
20.根据权利要求14的方法，其中所述处理使用紫外照射。
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