CN101159288A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提供一种半导体结构，包括具有倒置V形沟道区域的半导体层，该倒置V形沟道区域允许在半导体结构内避免凸起的源极/漏极区域。在一实施例中，基本常规的栅电极位于倒置V形沟道区域之上半导体层的平坦表面之上。在另一实施例中，前述基本常规的栅电极结合倒置V形栅电极使用，该倒置V形栅电极位于包括倒置V形沟道区域的倒置V形槽口内。

Description

半导体结构及其制造方法

技术领域

本发明总地涉及场效应器件。更特别地，本发明涉及性能增强的场效应器件。

背景技术

场效应器件例如场效应晶体管通常用于半导体电路中。场效应晶体管如此常用是由于低功耗、相对容易制造场效应晶体管、以及相对容易按比例缩小场效应晶体管。

虽然场效应晶体管易于制造且易于按比例缩小到日益更小的尺寸，然而场效应晶体管在缩小到日益更小的尺寸时并不是完全没有问题。特别地，场效应晶体管在缩小到日益更小的尺寸时经常易受短沟道效应(short channeleffect，SCE)的影响。短沟道效应是电效应，其在栅电极部分或全部失去对半导体基板内沟道区域的电控制时出现。这种栅电极对沟道区域的失去控制随沟道长度的缩短而增多。

可用来控制SCE的一种方法是在MOSFET的沟道区域中使用超薄绝缘体上半导体(UT-SOI)结构。然而，UT-SOI中电荷载流子迁移率降低了。接着，电荷载流子迁移率降低引起器件性能不期望地降低。因此，期望的是MOSFET结构拥有UT-SOI沟道尺寸(以获得对SCE的良好控制)而同时保持可接受的载流子迁移率和合意的性能。

在半导体制造领域中已知具有理想特性的各种半导体结构及其制造方法。

例如，Doris等人在美国公开No.2006/0001095中教导了一种以一方式在超薄绝缘体上半导体基板内内制造场效应晶体管的方法，其最小化了场效应晶体管的阈值电压变化。为达到前面所述的结果，这个特别的方法包括在场效应晶体管内结合栅极长度的变化改变绝缘体上半导体的厚度。

另外，Zhu等人在美国公开No.2005/0090066和美国专利No.6939751中教导了一种场效应晶体管结构，包括用增强外延控制制造的凸起的源极/漏极区域。为达到前面所述的结果，这个特别的场效应晶体管结构在制造凸起的源极/漏极区域时在硅层上使用了硅锗合金层。

此外，Chen等人在美国专利No.6924517中教导了一种场效应晶体管结构，其制造在超薄绝缘体上半导体基板内以提供性能增强的场效应晶体管。这个特别的场效应晶体管结构通过使用分隔源极/漏极区域的比较薄的沟道区域实现前面所述的目的，该源极/漏极区域凹陷到比该比较薄的沟道区域更大的深度。

此外，Doris等人在美国专利No.6914303中教导了一种具有降低的沟道电阻和降低的热预算(thermal budget)的超薄沟道金属氧化物半导体场效应晶体管的制造方法。这个特殊方法通过在制造金属氧化物半导体场效应晶体管时使用多个补偿间隔层实现前面所述的目的。

此外，Wu在美国专利No.6117712中教导了一种在绝缘体上半导体基板上制造场效应晶体管的方法，以提供具有超短沟道的场效应晶体管。

最后，Maszara在美国专利No.5250454中教导了一种在场效应晶体管器件内形成凸起的源极/漏极区域的方法。这个特别的方法使用了形成在单晶非凸起的源极/漏极区域上的非晶半导体材料层的外延再结晶。

半导体结构和器件尺寸一定会继续减小，结果，期望的是以减小的尺寸具有增强的性能的半导体结构。特别期望的是以减小的尺寸制造且还具有减小的短沟道效应而没有载流子迁移率减小的场效应器件，例如场效应晶体管。还期望的是以减小的尺寸制造具有前面所述增强的性能特点的半导体结构的相关方法。

发明内容

本发明提供包括半导体器件的半导体结构，该半导体结构在缩小的半导体结构尺寸下具有增强的SCE控制。本发明还提供该半导体结构的制造方法。具体地，该半导体结构包括具有倒置V形沟道区域的半导体器件，该倒置的V形沟道区域赋予在半导体结构内制造的例如场效应晶体管的场效应器件增强的性能。

根据本发明的半导体结构包括半导体器件，其具有由栅极电介质从栅电极分隔开的倒置V形沟道区域。

根据本发明的另一半导体结构包括位于基板之上且具有第一平坦表面和在与第一平坦表面相对的第二界面内的倒置V形槽口(notch)的半导体层。该半导体结构还包括位于第一平坦表面上的第一栅极电介质和位于第一栅极电介质上并与倒置V形槽口对准的第一栅电极。该半导体结构还包括位于该倒置V形槽口上的第二栅极电介质和位于该第二栅极电介质上并填充该倒置V形槽口的第二倒置V形栅电极。

根据本发明的制造半导体结构的方法包括在半导体层内形成V形槽口。该方法还包括倒置半导体层以提供第一平坦表面和与第一平坦表面相对并包括倒置V形槽口的第二界面(interface)。该方法还包括形成在第一平坦表面上并与倒置V形槽口对准的第一栅电极。

附图说明

如下文所阐述，在优选实施例的描述上下文中本发明的目的、特征和优点得到理解。优选实施例的描述在附图中得到理解，附图形成此公开的材料部分，其中：

图1至12B示出一系列示意性截面图和平面图，说明了根据本发明一实施例制造半导体结构的进行阶段的结果。

图13A至16B示出一系列示意性截面图和平面图，说明了根据本发明另一实施例制造半导体结构的进行阶段的结果。

具体实施方式

包括性能增强的半导体结构和该半导体结构的制造方法的本发明在下面提供的描述背景中理解。下面提供的描述在上述附图的背景中理解。由于附图旨用于说明，所以附图不是必须按比例绘制。

图1至图12B示出一系列示意性截面图和平面图，示出根据本发明一实施例制造半导体结构中的进行阶段的结果。这个实施例包括本发明的第一实施例。

图1按层的顺序示出：(1)基础半导体基板10；(2)第一掩埋介电层12，位于基础半导体基板10上；(3)蚀刻截止层14，位于第一掩埋介电层12上；(4)第二掩埋介电层16，位于蚀刻截止层14上；(5)第三掩埋介电层18，位于第二掩埋介电层16上；(6)表面半导体层20，位于第三掩埋介电层18上；以及(7)硬掩模层22，位于表面半导体层20上。

前述半导体基板10和位于其上或上方的层12/14/16/18/20/22中的每个可包括半导体制造领域基本常规的材料、具有半导体制造领域基本常规的尺寸，且采用半导体制造领域基本常规的方法来形成。

基础半导体基板10和表面半导体层20可包括数种半导体材料中的任意种。非限制性示例包括硅、锗、硅锗合金、碳化硅、碳化硅锗合金和化合物半导体材料。化合物半导体材料的非限制性例子包括砷化镓、砷化铟和磷化铟半导体材料。

关于化学成分、结晶取向、掺杂剂极性和掺杂剂浓度，基础半导体基板10和表面半导体层20可包括相同的半导体材料或不同的半导体材料。通常，基础半导体基板10和表面半导体层20包括硅半导体材料。通常，基础半导体基板10的厚度从约0.5至约1.5mm。通常，表面半导体层20的厚度从约700至约1000埃。

第一掩埋介电层12、第二掩埋介电层16、第三掩埋介电层18和介电封盖层22可类似地也包括从介电材料的单个组中选出的介电材料。不同的电介质也被考虑用于层12、16、18和22。介电材料可包括但不限于结晶介电材料和非结晶介电材料。介电材料可包括但不限于硅的氧化物、氮化物和氧氮化物。不排除其它元素的氧化物、氮化物和氧氮化物。可以采用适合它们的材料成份的数种方法中的任意种来形成第一掩埋介电层12、第二掩埋介电层16、第三掩埋介电层18和介电封盖层22。方法的非限制性例子包括热或等离子体氧化或氮化法、化学气相沉积法(包括原子层化学气相沉积法)和物理气相沉积法(包括溅射法)。

虽然随后的选择不限制当前的实施例或本发明，但通常第一掩埋介电层12包括具有从约400至约600埃厚度的氧化硅材料。通常，第二掩埋介电层16包括具有从约500至约700埃厚度的氮化硅材料。通常，第三掩埋介电层18包括具有从约40至约60埃厚度的氧化硅材料。通常，介电封盖层22包括具有从约1300至约1700埃厚度的氧化硅材料。

蚀刻截止层14可包括数种蚀刻截止材料中的任意种。非限制性示例包括导体蚀刻截止材料、半导体蚀刻截止材料和介电蚀刻截止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻截止层14包括易受局部改变影响的蚀刻截止材料，其为蚀刻截止层14提供区域特定的蚀刻选择性。因此，虽然也清楚地不限制本发明，但蚀刻截止层14通常包括多晶硅蚀刻截止材料，当被离子注入以适当的离子注入材料时，其易受区域选择性离子注入引起的溶解性增强的影响。

图2、图2A和图2B显示了示意性平面图和示意性截面图，示出图1的半导体结构的进一步处理的结果。

图2、图2A和图2B显示位于图1的半导体结构内介电封盖层22上的光致抗蚀剂层24。T形开口A位于光致抗蚀剂层24内。T形开口A暴露介电封盖层22。T形开口A的较宽部分(即具有从约30nm至约100nm的线宽T2)定义最终与T形开口A自对准地形成的栅电极的接触区域部分。T形开口A的较窄部分(即具有从约5nm至约50nm的线宽T1)定义最终与T形开口A自对准地形成的栅电极的有源区域部分。通过首先施加光致抗蚀剂层24到介电封盖层22，接着采用光刻来构图光致抗蚀剂层24，以形成T形开口A。

图3、图3A和图3B示出示意性平面图和示意性截面图，说明图2、图2A和图2B的半导体结构的进一步处理的结果。

图3、图3A和图3B首先示出蚀刻图2、图2A和图2B所示的介电封盖层22以形成介电封盖层22’的结果。虽然在图3、图3A或图3B的示意性截面图内没有明确示出，但是在采用图1所示的光致抗蚀剂层24作为蚀刻掩模层时介电封盖层22被蚀刻以形成介电封盖层22’。光致抗蚀剂层24然后被去除以部分地提供图3、图3A和图3B所示的半导体结构。

用于提供介电封盖层22’的对介电封盖层22的前述蚀刻可采用半导体制造领域中的常规方法来进行。该方法可以包括但不限于湿化学蚀刻法和干等离子体蚀刻法。对于蚀刻介电封盖层22以形成介电封盖层22’，干等离子体蚀刻法通常是优选的，因为干等离子体蚀刻法一般向蚀刻介电封盖层22所形成的介电封盖层22’提供直的侧壁。

相似地，在蚀刻介电封盖层22以形成介电封盖层22’之后，可以采用半导体制造领域常规的方法和材料剥除光致抗蚀剂层24。也包括湿化学蚀刻法、干等离子体蚀刻法、以及湿化学蚀刻法和干等离子体蚀刻法的组合。

图3、图3A和图3B还显示了蚀刻表面半导体层20以形成表面半导体层20’的结果。如图3、图3A和图3B的示意性截面图所示，在采用介电封盖层22’作为蚀刻掩模层时实现对表面半导体层20的蚀刻以提供表面半导体层20’。

前述蚀刻还意在是结晶特定蚀刻(crystallographically specific etching)，其在表面半导体层20’内提供V形开口。V形开口源自表面半导体层20的材料对用于蚀刻表面半导体层20的蚀刻剂的结晶特定蚀刻特性。结晶特定蚀刻剂包括氢氧化铵蚀刻剂和氢氧化四甲基铵蚀刻剂，其对111结晶硅表面取向是结晶特定的。因此，在图3、图3A和图3B的示意平面图和截面图内，表面半导体层20’关于V形开口的暴露表面将通常是111晶面取向。然而该实施例不限于这样的结晶取向。

图4A和图4B显示了对图3、图3A和图3B所示的半导体结构的进一步处理的结果。

特别地，图4A和图4B首先示出毗邻介电封盖层22’的侧壁，且基本在表面半导体层20’内的V形开口之上形成间隔层26的结果。可以采用一般常规的毯层沉积(blanket layer deposition)和各向异性回蚀法形成间隔层26。通常，当介电封盖层22包括氧化物材料时，间隔层26包括氮化物材料。然而这样的材料选择不限制本实施例。

图4A和图4B还显示了在部分通过介电封盖层22’定义的开口内形成间隔层26之后，注入到图3A或图3B的半导体结构中的一剂注入离子28。当蚀刻截止层14包括多晶硅材料时，该剂注入离子28可包括锗(即Ge)注入离子。在这种情况下，该剂注入离子28在从约3×10¹⁴至约5×10¹⁵离子/平方厘米的剂量和从约80至约120keV(例如对于第二掩埋介电层16的约50nm的厚度)的能量下提供。提供该剂注入离子28从而影响蚀刻截止层14的离子注入区域30的蚀刻选择性，由此部分形成蚀刻截止层14’。选择离子注入能量使得其离子注入范围在离子注入区域30的位置在蚀刻截止层14’中间附近最大。

该实施例预期注入离子28可溶解(solubilize)蚀刻截止层14’的特定离子注入区域30。这种溶解的机制可包括当形成蚀刻截止层14’的离子注入区域30时蚀刻截止层14的化学改性，以及当形成蚀刻截止层14’的离子注入区域30时蚀刻截止层14的物理改性。因此该剂注入离子28可以包括利用化学机制(即化学改性)、物理机制(即物理改性)、或者化学改性和物理改性两者来起作用的任意溶解离子。

在本实施例中，注入离子28通常包括提供蚀刻截止层14’的离子注入区域30的化学和物理改性两者的锗注入离子。化学改性和物理改性允许蚀刻截止层14’的离子注入区域30与蚀刻截止层14’的其它部分相比在特定蚀刻剂中被更快地蚀刻。本实施例明确地不限于仅包括锗注入离子的注入离子28。而是，本实施例还预期，提供蚀刻截止层14’的离子注入区域30的化学或物理改性的其它注入离子28也可以用在该实施例内。这种注入离子的例子可包括但不限于：(1)硼注入离子，当蚀刻截止层14包括氧化物材料时；和(2)锗注入离子，当蚀刻截止层包括氮化物材料时。

图5A和图5B首先示出从图4A和图4B的半导体结构剥除介电封盖层22’的结果。可以采用半导体制造领域中常规的且适合于介电封盖层22’的材料成份的方法和材料来剥除介电封盖层22’。当介电封盖层22’如本实施例中优选的那样包括氧化物材料时，可以采用使用氢氟酸蚀刻剂的湿化学蚀刻法剥除介电封盖层22’。可选地，可以采用使用适当的蚀刻剂气体成份的等离子体蚀刻法剥除介电封盖层22’。这种适当的蚀刻剂气体成分通常将包括含氟蚀刻剂气体。

图5A和图5B还显示了已经剥除介电封盖层22’之后在图4A和图4B的半导体结构上形成第二介电封盖层32的结果。可以采用与形成介电封盖层22’所用的相同的材料和方法形成第二介电封盖层32，但是第二介电封盖层32包括毯层(blanket layer)而介电封盖层22’包括图案化的层。通常，第二介电封盖层32具有从约500至约2000埃的厚度。

图6、图6A和图6B显示了位于图5A和图5B的半导体结构上的掩模层34。掩模层34可利用半导体业内公知的工艺由数种掩模材料中的任意种形成。非限制性例子包括硬掩模材料和光致抗蚀剂掩模材料，尽管光致抗蚀剂掩模材料是优选的。通常掩模层34包括光致抗蚀剂掩模材料，其具有从约1000至约5000埃的厚度。掩模层34定位得跨越离子注入区域30的窄部。

图7、图7A和图7B显示了蚀刻第二介电封盖层32和表面半导体层20’以提供表面半导体层20”和在其上对准地定位的第二介电封盖层32’。蚀刻在采用掩模层34作为蚀刻掩模层且采用第三掩埋介电层18作为蚀刻截止层时实现。

与湿化学蚀刻法比较，该蚀刻还通常在采用等离子体蚀刻法时实现从而向第二介电封盖层32’和表面半导体层20”提供基本直的侧壁。等离子体蚀刻法通常将使用含氟蚀刻剂气体用于从第二介电封盖层32蚀刻出第二介电封盖层32’。等离子体蚀刻法还将通常使用含氯蚀刻剂气体用于从表面半导体从20’蚀刻出表面半导体层20”。

图8A首先说明了从图7A的半导体结构剥除掩模层34和第二介电封盖层32’的结果。可以采用适合于掩模层34和第二介电封盖层32’的材料成份的方法和材料来剥除掩模层34和第二介电封盖层32’。

图8A还示出从图7A的半导体结构剥除第二介电封盖层32’和掩模层34之后形成位于其上的第三介电封盖层36的结果。

第三介电封盖层36可包括与关于图5A和5B所示的第二介电封盖层32使用的材料、尺寸和方法类似的材料、尺寸和形成方法。

图8A最后说明了在半导体结构上形成第三介电封盖层36后离子注入半导体结构的结果。具体地，离子注入包括用一剂氢注入离子38离子注入基础半导体基板10到一位置从而在基础半导体基板10内形成断裂面。不排除也可提供断裂面的其它注入离子的使用。

关于图8A和图8B说明了使基础半导体基板10内的断裂面断裂以提供丢弃的基础半导体基板10’和剩余的基础半导体基板10”的结果。图8B还说明了当形成丢弃的基础半导体基板10’和剩余的基础半导体基板10”时在使基础半导体基板10断裂之前叠置到半导体结构的处理基板(handlingsubstrate)40。处理基板40通常为半导体基板。不排除可选的基板。

在本实施例中，所用的该剂氢注入离子38为从约1×10¹⁶至约5×10¹⁶氢离子/平方厘米和从约10至约50keV的离子注入能量以提供断裂面，其允许形成丢弃的基础半导体基板10’和剩余的基础半导体基板10”。

图9、图9A和图9B首先显示了倒置图8、图8A和图8B的半导体结构的结果。图9、图9A和图9B还显示了以下结果：(1)从所得半导体结构蚀刻剩余的基础半导体基板10”；(2)还在使用蚀刻截止层14’作为蚀刻截止层时从所得半导体结构蚀刻第一掩埋介电层12。作为前述蚀刻和最终剥除的结果，包含蚀刻截止层14’的离子注入区域30’也被暴露。

前述也是剥除步骤的两个蚀刻步骤中的每个可以采用半导体制造领域常规的方法和材料来进行。包括湿化学蚀刻法和干等离子体蚀刻法。干等离子体蚀刻法通常将使用含氯蚀刻剂气体成份以用于蚀刻含硅半导体材料，使用含氟蚀刻剂气体成份以用于蚀刻含硅介电材料。

图10、图10A和图10B说明了对图9、图9A和图9B中说明的半导体结构进一步处理的结果。

图10、图10A和图10B首先说明了对蚀刻截止层14’的离子注入区域30’进行蚀刻以形成蚀刻截止层14”的结果。蚀刻截止层14”接着可用作掩模层以用于蚀刻第二掩埋介电层16从而形成第二掩埋介电层16’和(可选地)随后还蚀刻第三掩埋介电层1 8以形成第三掩埋介电层(没有具体示出)。前述蚀刻可使用采用例如四氟化碳或三氟甲烷(carbon tetrafluoride ortrifluoromethane)的含氟蚀刻剂气体的等离子体蚀刻法实现，相对于没有锗的基础多晶硅材料(其包括蚀刻截止层14”的剩余部分)，其蚀刻锗掺杂的多晶硅材料(优选包括蚀刻截止层14’的离子注入区域30’)。

第二掩埋介电层16和(可选地)第三掩埋介电层18可以采用等离子体蚀刻法被选择性地蚀刻。等离子体蚀刻法通常采用含氟蚀刻剂气体成份用于蚀刻含硅介电材料。

作为前述蚀刻的结果，与表面半导体层20”内的倒置V形自对准地形成第二掩埋介电层16’内的开口。

图11、图11A和图11B首先显示了热再生长或物理沉积在第二掩埋介电层16’定义的开口内已在前面被蚀刻了的第三掩埋介电层18的任意部分以再形成第三掩埋介电层18的可选结果。可以在从约800℃至约1100℃的温度下持续从约1秒至约5分钟的时间段来实现这样的热再生长。这种热再生长可以产生从氧化硅、氮化硅和氧氮化硅介电材料构成的组中选出的介电材料。这个介电材料特定组一般将具有在真空中测量的从约4至约20的介电常数。

关于可以回填已被有意或无意蚀刻的部分第三掩埋介电层18的沉积的介电材料，本实施例还预期使用基本更高介电常数的介电材料(即具有在真空中测量的从约20到至少约100的介电常数)。这些基本更高介电常数的介电材料可包括但不限于氧化铪、硅酸铪、镧系氧化物、氧化钛、钛酸钡锶(BST)和钛锆酸铅(lead-zirconate titanate，PZT)。这些基本更高介电常数的介电材料还可以采用适合于其材料成分的方法沉积。方法的非限制性例子包括热或等离子体氧化或氮化法、化学气相沉积法(包括原子层化学气相沉积法)和物理气相沉积法(包括溅射法)。

图11、图11A和图11B还显示了在第三掩埋介电层16’定义的开口中形成栅电极42的结果。

栅电极42可包括数种栅电极材料中的任意种。包括特定金属、金属合金、金属硅化物、掺杂的多晶硅(即具有从约le18至约le22掺杂剂原子/立方厘米的掺杂剂浓度)、掺杂多晶硅/金属硅化物堆叠(polycide)栅电极材料。栅电极材料可以采用适合于特殊栅电极材料成分的数种方法中的任意种方法沉积。包括化学气相沉积法和物理气相沉积法。通常，栅电极42包括具有与构成蚀刻截止层14”的蚀刻截止材料的平坦化特性相似的平坦化特性的材料。因此，当采用毯层沉积和后续平坦化法形成栅电极42时，蚀刻截止层14”也被平坦化，同时关于蚀刻截止层14”和栅电极42两者使用第二掩埋介电层16’作为蚀刻截止层。

图12、图12A和图12B首先显示了从图11、图11A和图11B的半导体结构剥除第二掩埋介电层16’的结果。可以采用半导体制造领域中常规的方法和材料剥除第二掩埋介电层16’。这样的方法和材料包括但不限于湿化学法和材料以及干等离子体法和材料。当第二掩埋介电层16’包括氮化物材料时，可以采用磷酸水溶液蚀刻剂或替代地采用使用含氟蚀刻剂气体的等离子体蚀刻法剥除第二掩埋介电层16’。

图12A还特别显示了位于表面半导体层20”内的源极/漏极区域23。源极/漏极区域23在使用栅电极42作为掩模时形成到表面半导体层20”内。可选地，可以采用使用栅电极42作为掩模的两步离子注入法形成源极/漏极区域，其中有或没有未另外示出的间隔层。

图12、图12A和图12B显示了根据本发明第一实施例的半导体结构的一系列示意性平面图和截面图。第一实施例提供包括场效应晶体管半导体结构。场效应晶体管包括位于第三掩埋介电层18上的栅电极42，对准在栅电极42下面的包括栅极电介质的相关部分。接着，栅电极42还通过栅极电介质从表面半导体层20”分隔开，在栅电极42下面对准的一部分表面半导体层20”用作场效应晶体管内的沟道区域。图12、图12A和图12B的半导体结构内，分隔表面半导体层20”内的一对源极/漏极区域23的倒置V形沟道对准在栅电极42下面。

在本实施例内，表面半导体层20”的沟道区域包括在栅电极42下面对准的倒置V形。表面半导体层20”的倒置V形提供超薄绝缘体上半导体结构的优点而没有串联电阻损害或其沟道区域的电荷载流子迁移率损害。在前述图示中说明的半导体结构还实现了前述目标而没有在场效应晶体管结构内采用凸起的源极/漏极结构或凹陷的沟道结构。

图13A至图16B显示了一系列示意截面图和平面图，说明根据本发明另一实施例的制造半导体结构的进行阶段的结果。本发明的这个实施例包括本发明的第二实施例。

图13A和图13B显示了根据第二实施例的制造半导体结构的早期阶段中半导体结构的一对示意截面图。

图13A和图13B大致与图4A和图4B相关，但是没有提供离子注入区域30的那份注入离子28。

图13A和图13B还另外显示了位于表面半导体层20’内的V形沟道内的第二栅极电介质27。可以或者热生长或沉积第二栅极电介质27。优选地，热生长第二栅极电介质27以提供包括构成表面半导体层20’的材料的氧化物的第二栅极电介质27。通常，第二栅极电介质27包括热氧化硅材料，其具有从约5至约50埃的厚度。

图14A和图14B首先显示了图4A和图4B中说明的离子注入该离子注入区域30的结果。图14A和图14B还显示了用第二栅电极29填充由间隔物26、第二栅极电介质27和第三掩埋电介质层18限定的开口的结果。第二栅电极29可以包括与结合图11、图11A和图11B说明的第一栅电极42使用的材料、尺寸和方法相似的材料，尺寸和形成方法。

因此，在第二实施例内，表面半导体层20’内的V形槽没有用电介质材料回填。相反，V形槽首先由第二电介质层27填充，接着再由第二栅电极29填充。

图15、图15A和图15B显示了对半导体结构的进一步处理的结果，该半导体结构的示意截面图在图14A和图14B中示出。

图15、图15A和图15B大致显示了与第一实施例内的图5A至图9B相对应的处理顺序的结果。

图15、图15A和图15B首先显示了对表面半导体层20’构图以形成表面半导体层20”的结果。图15、图15A和图15B还显示了层叠处理基板40到所得半导体结构和倒置所得半导体结构以在表面半导体层20”内形成倒置V形沟道的结果。

图15、图15A和图15B还显示了从半导体结构现在的顶表面向下剥除层到蚀刻截止层14’的水平的结果。

图16、图16A和图16B显示了对图15、图15A和图15B的半导体结构进一步处理的结果，这在第一实施例内的图10至图12B的示意截面图内另外得到说明。

图16、图16A和图16B显示了一系列示意性平面图和截面图，说明根据本发明第二实施例的半导体结构。

第二实施例也包括具有倒置V形沟道的表面半导体层20”。表面半导体层20”包括平坦表面，具有位于其上的包括栅极电介质的第三掩埋介电层18。栅电极42位于倒置V形沟道之上并与其对准。半导体结构还包括位于倒置V形沟道区域的倒置V形内的第二栅极电介质27。第二倒置V形栅电极29位于第二栅极电介质27上。

因此，在第二实施例内，表面半导体层20”内的倒置V形沟道受一般常规的栅电极42和倒置V形栅电极29控制。源极/漏极区域23没有相对于栅电极42(或表面半导体层20”的包括关于栅电极42的沟道的部分)凸起。源极/漏极区域23相对于第二栅极电极27和表面半导体层20”内的倒置V形沟道凸起。

根据第二实施例的半导体结构另外展示了与上面公开的根据第一实施例的半导体结构相似的沟道串联电阻和电荷载流子迁移率增强。

本发明的优选实施例旨在举例说明本发明而不是限制本发明。可以修改和改变根据本发明优选实施例的半导体结构的方法、材料、结构和尺寸而仍提供根据本发明，进而根据权利要求的半导体结构。

Claims (20)

1.一种半导体结构，包括半导体器件，所述半导体器件包括通过栅极电介质从栅电极分隔开的倒置V形沟道区域。

2.权利要求1的半导体结构，其中：

所述倒置V形沟道区域位于半导体层内；且

所述倒置V形沟道区域与所述栅电极对准。

3.权利要求2的半导体结构，其中所述半导体层位于半导体基板之上。

4.权利要求3的半导体结构，其中所述半导体层通过电介质层从所述半导体基板分隔开。

5.权利要求1的半导体结构，还包括通过所述倒置V形沟道区域分隔开的一对源极/漏极区域。

6.权利要求5的半导体结构，其中所述源极/漏极区域的对不相对于所述倒置V形沟道区域凸起。

7.权利要求5的半导体结构，其中所述半导体结构包括场效应晶体管。

8.一种半导体结构，包括：

半导体层，位于基板之上且具有第一平坦表面和与该第一平坦表面相反的第二界面内的倒置V形槽口；

位于第一平坦表面上的第一栅极电介质和位于该第一栅极电介质上并与所述倒置V形槽口对准的第一栅电极；以及

位于所述倒置V形槽口上方的第二栅极电介质和位于该第二栅极电介质上方并填充所述倒置V形槽口的第二倒置V形栅电极。

9.权利要求8的半导体结构，还包括在所述半导体层内并通过所述倒置V形槽口分隔开的一对源极/漏极区域，其中所述第一栅极和所述第二栅极对准。

10.权利要求8的半导体结构，其中所述基板包括半导体基板。

11.权利要求10的半导体结构，其中该第二栅电极接触所述半导体基板。

12.一种半导体结构的制造方法，包括：

在半导体层内形成V形槽口；

倒置所述半导体层以提供第一平坦表面和与第一平坦表面相反并包括倒置V形槽口的第二界面；以及

形成第一栅电极，其在该第一平坦表面之上并与所述倒置V形槽口对准。

13.权利要求12的方法，其中在所述半导体层内形成所述V形槽口利用了结晶特定蚀刻剂。

14.权利要求12的方法，还包括形成一对源极/漏极区域，其在所述半导体层内且通过所述倒置V形槽口分隔开。

15.权利要求14的方法，其中所述源极/漏极区域的对不相对于该第一栅电极凸起。

16.权利要求14的方法，还包括在倒置所述半导体层之前，形成第二栅极电介质在所述V形槽口上方和形成第二栅电极在该第二栅极电介质上方。

17.权利要求16的方法，其中所述源极/漏极区域的对相对于该第二栅电极凸起。

18.权利要求12的方法，其中所述倒置包括在具有所述V形槽口的界面上层叠处理基板。

19.权利要求18的方法，其中所述处理基板包括半导体基板。

20.权利要求19的方法，其中形成在所述倒置V形槽口内在第二栅极电介质上方的第二栅电极接触所述半导体基板。

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