CN102339645B

CN102339645B - 电熔丝存储器

Info

Publication number: CN102339645B
Application number: CN201110022361.2A
Authority: CN
Inventors: 林松杰; 严光武; 廖唯理; 黄建程; 许国原
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2010-07-20
Filing date: 2011-01-17
Publication date: 2016-01-20
Anticipated expiration: 2031-01-17
Also published as: US20130155799A1; US8400860B2; US20120020177A1; US8824234B2; CN102339645A

Abstract

关于存储阵列的多个实施例，该存储阵列具有多个行和列。每列包括可编程控制器件，该列中的多个电熔丝存储单元，读出放大器，以及与可编程控制器件连接的位线，该列中的多个存储单元，以及读出放大器。每行包括该行中的多个电熔丝存储单元，与该行中的多个电熔丝存储单元连接的字线，以及脚部，该脚部被设置成用于该行中多个电熔丝的电流通路。

Description

电熔丝存储器

技术领域

本公开一般地涉及一种电熔丝(eFuses)，更具体地，涉及使用eFuses存储单元的存储器。

背景技术

在半导体制造工艺中，工艺节点从90纳米(nm)转变到60nm，至40nm，至28nm等。其中，为了获得更高的产能，将晶体管的尺寸减小。存储器/存储阵列中使用的电熔丝(eFuses)存储单元(位单元)也无例外地产生尺寸缩减的变化，即，其尺寸也持续减小。

发明内容

针对现有技术的各种问题，为了获得更高的产能，本发明提供了一种存储阵列，包括：

多个行和列，其中：

每列包括：

程序控制器件；

多个位于所述列中的电熔丝存储单元；

读出放大器；和

位线，与所述程序控制器件，所述列中的多个电熔丝存储单元，以及所述读出放大器连接；以及

每行包括：

位于所述行中的多个电熔丝存储单元；

字线，与所述行中的多个电熔丝存储单元连接；以及

脚部，设置为作为所述行中所述多个电熔丝存储单元的电流通路。

根据本发明的存储阵列，其中所述列或所述行中所述多个电熔丝存储单元的至少一个电熔丝存储单元包括：

电熔丝；

NMOS晶体管；以及

二极管，与所述NMOS晶体管并联连接；所述电熔丝与所述NMOS晶体管和所述二极管串联连接。

根据本发明的存储阵列，其中：

所述NMOS晶体管设置成用于从所述电熔丝存储单元中读取数据；以及

所述二极管设置成用于编程所述电熔丝存储单元。

根据本发明的存储阵列，其中：

每列中的电熔丝存储单元包括：

电熔丝；以及

至少两个电流通路，其中：

所述至少两个电流通路的第一电流通路设置成用于所述每列中电熔丝存储单元的编程操作，和

所述至少两个电流通路的第二电流通路设置成用于所述每列中电熔丝存储单元的读取操作。

根据本发明的存储阵列，其中，设置每列的程序控制器件，以在所述每列的所述电熔丝存储单元编程时，向所述每列的电熔丝存储单元提供编程电流。

根据本发明的存储阵列，其中，设置每列的读出放大器，以在读取所述每列的电熔丝存储单元时，向所述每列的所述电熔丝存储单元提供读取电流。

根据本发明的存储阵列，其中，设置所述每列的读出放大器以在读取每列中的电熔丝存储单元时，在每个位线上产生读取高逻辑电平。

根据本发明的存储阵列，其中，设置所述每行的脚部，以在读取每行的电熔丝存储单元时，在每个位线上产生读取低逻辑电平。

根据本发明的存储阵列，其中，设置所述每行的脚部，以在读取每行的电熔丝存储单元时，拉动每个位线上的逻辑电平至所这每行脚部的源极上的逻辑电平。

根据本发明的一种存储阵列包括：

按照行和列排列的多个电熔丝存储单元，至少一个电熔丝存储单元包括至少两个电流通路，所述至少两个电流通路的第一电流通路设置成用于编程所述至少一个电熔丝存储单元，所述至少两个电流通路的第二电流通路设置成用于读取所述至少一个电熔丝存储单元；

多个控制器件，每个控制器件与每列连接；

多个位线，每个位线与所述与每列连接的每个控制器件和所述每列中多个电熔丝的每个连接；

多个读出放大器，每个读出放大器与所述每个位线连接，所述每个位线连接至与所述每列连接的所述每个控制器件；以及

多个字线，每个字线与每行的多个电熔丝存储单元的每个连接。

根据本发明的存储阵列，进一步包括多个脚部；每个脚部作为电流通路用于所述每行中多个电熔丝存储单元的每个。

根据本发明的存储阵列，其中，所述第一电流通路包括二极管，所述第二电流通路包括晶体管。

根据本发明的存储阵列，其中，所述晶体管设置成用于编程所述至少一个电熔丝存储单元的第一状态和用于读取所述至少一个电熔丝存储单元的第二状态。

根据本发明的一种用于操作存储阵列的列中电熔丝存储单元的方法，所述方法包括：

使用连接至与所述电熔丝存储单元的一个电熔丝连接的至少两个电流通路的器件，以作为用于所述至少两个电流通路的电流通路；

使用所述至少两个电流通路的第一电流通路和第一电流值以编程所述电熔丝存储单元；以及

使用所述至少两个电流通路的第二电流通路和第二电流值以读取所述电熔丝存储单元的数据；所述第一电流值不同于所述第二电流值。

根据本发明的方法，进一步包括，使用第一电流源和第二电流源产生所述各自的第一电流值和各自的第二电流值，所述第一电流源和所述第二电流源连接至与所述电熔丝存储单元连接的数据线。

根据本发明的方法，进一步包括使用PMOS晶体管作为所述第一电流源。

根据本发明的方法，进一步包括使用读出放大器作为所述第二电流源。

根据本发明的方法，进一步包括在所述第一电流通路中使用二极管，并且在所述第二电流通路中使用NMOS晶体管。

根据本发明的方法，其中所述器件是NMOS晶体管。

根据本发明的方法，进一步包括使用所述器件作为用于所述存储单元阵列的同一行中的多个电熔丝存储单元的电流通路。

综上所述，根据发明的方法，将晶体管的尺寸减小，可获得更高的产能。存储器/存储阵列中使用的电熔丝(eFuses)存储单元(位单元)也产生尺寸缩减的变化，即，其尺寸也持续减小。

附图说明

下列附图和说明书阐述了本公开的实施例的一个或多个细节。自说明书、附图、和权利要求中的其他特征和优点将变得显而易见。

图1是根据某些实施例，eFuses存储单元的存储阵列示意图；

图2是根据某些实施例，读出放大器如何向图1所示存储阵列中位线提供高逻辑电平的线路图；

图3是根据某些实施例，图1所示存储阵列的存储单元的一种编程方法流程图；

图4是根据某些实施例，从图1所示存储阵列的存储单元中读取数据的方法流程图；

不同附图中同样的标记表示相同的部件。

具体实施方式

下面使用专业语言公开附图所描述的实施例或示例。然而，应该理解的是，所述实施例和示例并非用于限制目的。可以预见的是，本领域普通技术人员正常情况下应该能够想到对本公开实施例做任一改变和修改，以及对本文件中公开的原理的任一进一步应用。在所有实施例中可以重复使用参考标记，但是这并不要求将一个实施例中的特征应用到其他实施例中，即使其具有相同的参考标记。

典型电路

图1是根据某些实施例，eFuses存储阵列100示意图。为了进行说明，存储阵列100包括与m位线BL(例如位线BL[1]至位线BL[m])和n字线WL(例如字线WL[1]至字线WL[n])连接的eFuses存储单元MC(例如，存储单元MC)的m列和n行。在某些实施例中，存储阵列100是64×64单元阵列(例如，m＝n＝64)，不过这些实施例并非是发明人所做的限制，m和n可以是任意正数。

每个位线BL(例如位线BL[1])连接至对应晶体管BLS(例如晶体管BLS[1])的漏极，并且连接至n存储单元(例如存储单元MC[1，1]至MC[n，1])和读出放大器SA(例如读出放大器SA[1])。

通常将晶体管BLS称作位线选择晶体管，指令控制器件，控制器件等。信号BLB控制对应的晶体管BLS。例如，当激活(例如由高逻辑(高电平)驱动)信号BLB(例如信号BLB[1])，该信号打开对应晶体管BLS(例如晶体管BLS[1])，并且当其未被激活(例如由低逻辑(低电平)驱动)时，该信号关闭对应晶体管BLS。在某些实施例中，将晶体管BLS(例如晶体管BLS[1])打开以产生电流(例如电流Ibs[1])，以便将对应位线(例如位线BL[1])上的存储单元MC编程，并且当位线上的存储单元被读取后就断开。

在某些实施例中，存储单元MC包括电熔丝E，二极管D，和NMOS晶体管N。为了进行说明，仅仅示出存储单元MC[1，1]的细节，包括电熔丝E[1，1]，二极管D[1，1]，和NMOS晶体管N[1，1]，并且下述说明是以基于存储单元MC[1，1]而言的。其他存储单元MC的运行与存储单元MC[1，1]的运行类似。将电熔丝E[1，1]和晶体管N[1，1]串联连接，晶体管N[1，1]与二极管D[1，1]并联连接。电熔丝E通常包括两个逻辑状态，例如，低电平和高电平。在某些实施例中，当电熔丝E的电阻是低电平时电熔丝E也是低电平，并且当电熔丝E的电阻是高电平时电熔丝E也是高电平。进一步，如果R表示电熔丝E的电阻，如果R低电平于约100Ohm，电熔丝E就是低电平，并且如果R高电平于约10KOhm，电熔丝E就是高电平(例如电熔丝E是开路)。在某些实施例中，在制造了存储阵列100后，存储阵列100中的电熔丝E是低电平，并且在对电熔丝E编程后，电熔丝E是高电平。进一步，电熔丝E的逻辑电平表示对应存储单元MC的数据逻辑。例如，如果电熔丝(例如电熔丝E[1，1])是低电平，那么就认为存储单元MC[1，1]储存了低电平，不过如果电熔丝E[1，1]是高电平，那么就认为存储单元[1，1]储存了高电平。在对应位线上检测数据以便决定存储单元MC的逻辑状态或数据。例如，为了从存储单元M[1，1]读取数据，在读取时如果检测出位线BL[1]是高电平，那么存储单元M[1，1]的数据就是高电平，不过如果读取时检测出位线BL[1]是低电平，那么存储单元M[1，1]的数据就是低电平。在某些实施例中，当电熔丝E的电阻R是低电平时，该电熔丝E关闭，并且在电熔丝E的电阻R是高电平时，该电熔丝E打开。用于熔断(例如打开/断开)电熔丝E的电流根据技术而改变。例如，某些涉及到0.25μm工艺技术节点的实施例中，电流Ibls在40mA范围内，与在0.4μm节点中时，电流Ibls在9-10mA范围内。

当读取存储单元MC(例如存储单元MC[1，1])时，晶体管N(例如晶体管N[1，1])提供了电流通路以供电流Isa(例如电流Isa[1])流过晶体管N[1，1](和脚部F[1]接地)。当对存储单元MC[1，1]编程时，晶体管N[1，1]关闭以便电流Isa[1]流过对应二极管D[1，1]。在某些实施例中，由于处于读取模式，存储阵列100使用低VDD电压(例如VDD约为1.8V)并且由此产生了低电流Isa。因此对应的晶体管N的尺寸足以处理电流Isa，这优于其他利用晶体管N编程和读取的方法。

当对存储单元MC编程时，对应的二极管D用做存储单元MC的电流通路。例如，当对存储单元MC[1，1]编程时，晶体管N[1，1]关闭以便编程电流Ibs[1]流过二极管D[1，1](和脚部F[1]接地)。在某些实施例中，因为编程电流Ibls[1]大于读取电流Isa[1]，将二极管D[1，1]设计成足够大以便控制电流Ibls[1]。在某些实施例中，将晶体管N的尺寸设计成适于读取而将二极管D的尺寸设计成适于编程。结果是，包括晶体管N和二极管D的存储器MC的晶片尺寸是最优的。例如，既能够控制用于编程的电流(例如，电流Ibls)，又能够控制用于读取的电流(例如，电流Isa)的晶体管(例如，晶体管N’)可以远大于晶体管N和二极管D的组合的尺寸。

字线WL控制(例如打开或关闭)行中对应的多个晶体管N。例如，如果字线WL(例如用于行1的字线WL[1])被激活(例如用高电平)，字线WL[1]打开行1中的所有晶体管N[1，1]至N[1，m]。可是如果字线WL[1]未被激活，其断开行1中的所有晶体管N[1，1]至N[1，m]。

脚部F起到作为行中多个存储单元的电流通路的作用，既用于编程又用于读取对应存储单元。例如，行1中的脚部F[1]作为行1中的存储单元MC[1，1]至MC[1，m]的电流通路，脚部F[2]作为行2中的存储单元MC[2，1]至MC[2，m]的电流通路，并且脚部F[3]作为行3中的存储单元MC[3，1]至MC[3，m]的电流通路等。在某些实施例中，将脚部F(例如脚部F[1])设计得足够大以便控制用于编程的较大电流Ibls(例如电流Ibls[1])和用于读取的较大电流Isa(例如电流lsa[1])。

读出放大器SA用于读取/读出列中存储单元MC中的数据。进一步，在某些实施例中，当合适时，读出放大器SA向对应的位线BL提供高电平，这表示从存储单元MC读取高电平数据。对应的读出放大器SA(例如读出放大器SA[1])产生的电流Isa(例如电流Isa[1])用于从与对应位线BL(例如位线BL[1])连接的存储单元MC读取数据。

图2是电路200的示意图，该图描述了根据某些实施例的读出放大器SA[1]如何向对应位线BL[1]提供高电平。如图所示，位线BL[1]连接晶体管BLS[1]、存储单元MC[1，1]至MC[1，n]和读出放大器SA[1]。PMOS晶体管PSA[1]是读出放大器SA[1]的一部分。为简单起见，未示出读出放大器SA[1]的其他电路。在某些实施例中，在读出放大器SA[1]向位线BL[1]提供高电平时，位线BL[1]是不固定的，即，从晶体管BLS[1]电性断开，其如划叉线处所示。当晶体管PSA[1]打开时，晶体管PSA[1]将电压VDD的电压电平从其源极传送至其漏极，该漏极与位线BL[1]连接，并且因此拉动位线至高电平(例如电压VDD)。应用在晶体管PSA[1]栅极的信号CSA[1]控制晶体管PSA[1]。例如，当激活信号CSA[1]时(例如以低电平驱动)，晶体管PSA[1]打开，可是当未激活信号CSA[1]时(例如以高电平驱动)，晶体管PSA[1]关闭。在某些实施例中，电熔丝(例如电熔丝E[1，1])的电阻远低于PMOS晶体管PSA[1]的关态电阻。

示例性操作

在某些实施例中，在制造存储阵列100后，存储阵列100中的所有电熔丝E都是关闭的，即，所有电熔丝电阻是低电平。在恰当时，通过使电流穿过电熔丝以将其断开，从而将电熔丝编程为高电平，即，产生一个开路或高电平电阻值。为了对电熔丝编程，对应晶体管BLS和脚部F是打开的，并且对应的晶体管N是关闭的。例如，为了编程电熔丝E[1，1]，激活信号BLB[1]以接通晶体管BLS[1]，并且激活信号脚部_WL[1]以打开脚部F[1]。同时，信号脚部_WL[2]至脚部_WL[n]是关闭的，这可以防止电流Ibls[1]从脚部F[2]至F[n]中通过。结果是，电流Ibls，从晶体管BLS[1]的源极流出并通过二极管D[1，1]和晶体管F[1，1]接地。在某些实施例中，将晶体管BLS设计成提供较大电流1bls以断开电熔丝E。类似地，将二极管D设计的足够大以能够充分控制电流Ibls以供断开电熔丝。在某些实施例中，电流Ibls(例如电流Ibls[1])，在25mA-45mA范围内，二极管D[1，1]的面积在4-8μm²范围内。

在某些实施例中，从电熔丝E读取数据，该数执在对应的位线BL中进行检测。在此情形下，对应的晶体管BLS是关闭的，并且对应的读出放大器SA，晶体管N，和脚部F是打开的。取决于电熔丝是关闭的还是打开的，各自的逻辑低电平或高电平表现在对应位线BL上，并且从此处被读取。例如，为了从存储单元MC[1，1]读取数据，从位线BL[1]读取该数据；关闭晶体管BLS[1]；打开读出放大器SA[1，1]、晶体管N[1，1]和脚部F[1]。如果电熔丝是打开的(例如高电平)，读出放大器SA[1]通过晶体管PSA[1]向位线BL[1]提供高电平。因此读取的数据是高电平。不过，如果电熔丝[1，1]是关闭的(例如低电平)，电流Isa[1]从读出放大器SA[1]流过电熔丝E[1，1]、晶体管N[1，1]和脚部F[1]接地。因为NMOS晶体管N[1，1]和脚部F[1](其也是NMOS晶体管)是打开的，它们将位线BL[1，1]上的电压电平拉至晶体管F[1]源极上的电平，该电平是地电位或低电平。在某些实施例中，通过电熔丝[1，1]两端的电压降而增加位线BL[1]，可是由于电熔丝[1，1]的电阻值很小(例如约为100欧姆)，并且电流Isa[1]也很小(例如在500μA至1.5mA范围内)，因此这种电压是非常微弱的。在某些实施例中，设计晶体管PSA[1]以便电流Isa[1]很小并且对于断开电熔丝[1，1]是微不足道的。

描述方法

图3是流程图300，其描述了根据某些实施例设定存储单元MC[1，1]的方法。实际上，该方法会熔断(例如断开)电熔丝E[1，1]。

在步骤305中，晶体管BLS[1]是打开的，其产生电流Ibls[1]。晶体管BLS[2]至BLS[m]是关闭的。

在步骤310中，晶体管N[1，1]是关闭的，以便流过电熔丝E[1，1]的电流Ibls流过二极管D[1，1]。

在步骤315中，打开脚部F[1]作为电流Ibls[1]的电流通路以供断开电熔丝E[1，1]。关闭脚部F[2]至F[n]以便从位线BL[1]电性断开存储单元MC[2，1]至MC[n，1]。

在上述步骤中，由于电流Ibsl[1]流过电熔丝E[1，1](二极管D[1，1]和脚部F[1])，电流Ibsl[1]断开电熔丝E[1，1]。因此，电熔丝E[1，1]使电阻或逻辑状态从低电平向高电平转变。实际上，存储单元MC[1，1]被编程为从低电平至高电平。

图4是流程图400，其描述了根据某些实施例从存储单元MC[1，1]读取数据的方法。

在步骤405中，关闭晶体管BLS[1]并且由此从位线BL[1]电性断开。

在步骤410中，打开读出放大器SA[1]以便向位线BL[1]提供高电平。

在步骤415中，打开晶体管N[1，1]以选择存储单元MC[1，1]。

在步骤420中，如果电熔丝E[1，1]是关闭的，打开脚部F[1]以为电流Isa[1]提供电流通路。

在上述步骤中，如果电熔丝[1，1]是打开的，位线BL[1]保持读出放大器SA[1]提供的高逻辑电平。不过如果电熔丝[1，1]是关闭的，电流Isa[1]流过电熔丝E[1，1]、晶体管N[1，1]和脚部[1]。结果是，位线BL[1]的电压电平被拉动至脚部/晶体管F[1]源极上的电压电平，该电平是地电位或是低电平。

在步骤425中，检测(例如读取)位线BL[1]的逻辑状态，该逻辑状态表示电熔丝E[1，1]的逻辑状态或存储单元MC[1，1]的逻辑状态或数据。

上面已经描述了一些实施例。不过应该理解的是，可以做出各种变换而不背离本公开的范围和精神。例如，示出的作为特定掺杂型的各种晶体管(例如NMOS和PMOS)仅用于示出目的，公开的实施例并不用于限定某一特定类型，不过选择用于特定晶体管的掺杂型是一种设计选择并在实施例范围之内。用在上面描述中的各种信号的逻辑电平(例如低电平或高电平)也是用于示出目的，公开的实施例并非用于限定当激活信号和/或未激活信号时的某一特定电平，更确切的说，选择某种电平只是一种设计选择。

又如，在某些实施例中，存储阵列包括多个行和列。每列包括可编程控制器件，该列中的多个电熔丝存储单元，读出放大器；以及与可编程控制器件连接的位线，该列中的多个存储单元，和读出放大器。每行包括该行中的多个电熔丝存储单元，与该行中多个电熔丝存储单元连接的字线，和设置成作为该行中多个电熔丝存储单元电流通路的脚部。在某些实施例中，当读取每行中的电熔丝存储单元时，该存储阵列每行的脚部被设置成能够在每个位线上产生读到低逻辑电平。

又如，在某些实施例中，存储阵列包括：排成行和列的多个电熔丝存储单元，多个控制器件，多个位线，多个读出放大器，以及多个字线。至少一个电熔丝存储单元包括至少两个电流通路；将第一电流通路设置成用于编程该至少一个电熔丝存储单元，并且将第二电流通路设置成用于读取该至少一个电熔丝存储单元。每个控制器件与各自的列连接。每个位线连接至与各自列连接的各自的控制器件，并且与每列中多个各自的电熔丝存储单元连接。每个读出放大器与各自的位线连接，所述位线连接至与各自列连接的各自的控制器件。每个字线与各自行中的多个各自的电熔丝存储单元连接。

又如，在某些实施例中，一种用于运行存储阵列的列中电熔丝存储单元的方法，该电熔丝存储单元具有与至少两个电流通路连接的电熔丝，该方法包括：使用与该至少两个电流通路连接的器件作为该至少两个电流通路的电流通路；使用该至少两个电流通路的第一电流通路和第一电流值以设定电熔丝存储单元，并且使用该至少两个电流通路的第二电流通路和第二电流值以从电熔丝死存储单元读取数据；该第一电流值不同于该第二电流值。在某些实施例中，该方法进一步包括使用第一电流源和第二电流源以产生各自的第一电流值和第二电流值；该第一电流源和第二电流源和与存储单元连接的数据线连接。

以上方法示出了具体步骤，不过这些步骤并非必须按照示出的顺序执行。可以根据公开实施例的精神和范围，对步骤做出合适的增加、替换、变换顺序和/或删除。

Claims

1.一种存储阵列，包括：

多个行和列，其中：

每列包括：

程序控制器件；

多个位于所述列中的电熔丝存储单元；

读出放大器；和

每行包括：

位于所述行中的多个电熔丝存储单元；

字线，与所述行中的多个电熔丝存储单元连接；以及

脚部，设置为作为所述行中所述多个电熔丝存储单元的用于编程和读取的电流通路，

其中，所述列或所述行中所述多个电熔丝存储单元的至少一个电熔丝存储单元包括：

NMOS晶体管，所述NMOS晶体管设置成用于从所述电熔丝存储单元中读取数据；以及

二极管，与所述NMOS晶体管并联连接，所述二极管设置成用于编程所述电熔丝存储单元。

2.根据权利要求1所述的存储阵列，其中所述列或所述行中所述多个电熔丝存储单元的至少一个电熔丝存储单元还包括：

电熔丝；所述电熔丝与所述NMOS晶体管和所述二极管串联连接。

3.根据权利要求1所述的存储阵列，其中：

每列中的电熔丝存储单元包括：

电熔丝；以及

至少两个电流通路，其中：

所述至少两个电流通路的第一电流通路使用所述二极管并设置成用于所述每列中电熔丝存储单元的编程操作，和

所述至少两个电流通路的第二电流通路使用所述NMOS晶体管并设置成用于所述每列中电熔丝存储单元的读取操作。

4.根据权利要求1所述的存储阵列，其中，设置每列的程序控制器件，以在所述每列的所述电熔丝存储单元编程时，向所述每列的电熔丝存储单元提供编程电流。

5.根据权利要求1所述的存储阵列，其中，设置每列的读出放大器，以在读取所述每列的电熔丝存储单元时，向所述每列的所述电熔丝存储单元提供读取电流。

6.根据权利要求1所述的存储阵列，其中，设置所述每列的读出放大器以在读取每列中的电熔丝存储单元时，在每个位线上产生读取高逻辑电平。

7.根据权利要求1所述的存储阵列，其中，设置所述每行的脚部，以在读取每行的电熔丝存储单元时，在每条位线上产生读取低逻辑电平。

8.根据权利要求1所述的存储阵列，其中，设置所述每行的脚部，以在读取每行的电熔丝存储单元时，拉动每个位线上的逻辑电平至所述每行脚部的源极上的逻辑电平。

9.一种存储阵列，包括：

多个控制器件，每个控制器件与每列连接，其中，与对应列相关联的控制器件用作该列中的多个电熔丝存储单元的公共电流路径；

多个字线，每个字线与每行的多个电熔丝存储单元的每个连接，

其中，所述第一电流通路包括二极管，所述第二电流通路包括晶体管。

10.根据权利要求9所述的存储阵列，进一步包括多个脚部；每个脚部作为电流通路用于所述每行中多个电熔丝存储单元的每个。

11.根据权利要求9所述的存储阵列，其中，所述晶体管设置成用于编程所述至少一个电熔丝存储单元的第一状态和用于读取所述至少一个电熔丝存储单元的第二状态。

12.一种用于操作存储阵列的列中电熔丝存储单元的方法，所述方法包括：

使用所述至少两个电流通路的第二电流通路和第二电流值以读取所述电熔丝存储单元的数据；所述第一电流值不同于所述第二电流值，

其中，在所述第一电流通路中使用二极管，并且在所述第二电流通路中使用NMOS晶体管。

13.根据权利要求12所述的用于操作存储阵列的列中电熔丝存储单元的方法，进一步包括，使用第一电流源和第二电流源产生所述各自的第一电流值和各自的第二电流值，所述第一电流源和所述第二电流源连接至与所述电熔丝存储单元连接的数据线。

14.根据权利要求13所述的用于操作存储阵列的列中电熔丝存储单元的方法，进一步包括使用PMOS晶体管作为所述第一电流源。

15.根据权利要求13所述的用于操作存储阵列的列中电熔丝存储单元的方法，进一步包括使用读出放大器作为所述第二电流源。

16.根据权利要求12所述的用于操作存储阵列的列中电熔丝存储单元的方法，其中所述器件是NMOS晶体管。

17.根据权利要求12所述的用于操作存储阵列的列中电熔丝存储单元的方法，进一步包括使用所述器件作为用于所述存储单元阵列的同一行中的多个电熔丝存储单元的电流通路。