CN102334294B - 包含多个具有独立延迟的反馈通路的连续时间σ-δ调制器 - Google Patents

包含多个具有独立延迟的反馈通路的连续时间σ-δ调制器 Download PDF

Info

Publication number
CN102334294B
CN102334294B CN201080009241.2A CN201080009241A CN102334294B CN 102334294 B CN102334294 B CN 102334294B CN 201080009241 A CN201080009241 A CN 201080009241A CN 102334294 B CN102334294 B CN 102334294B
Authority
CN
China
Prior art keywords
signal
delay
feedback
compensation
sigma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201080009241.2A
Other languages
English (en)
Other versions
CN102334294A (zh
Inventor
O·奥利亚艾
B·布瑞斯韦尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN102334294A publication Critical patent/CN102334294A/zh
Application granted granted Critical
Publication of CN102334294B publication Critical patent/CN102334294B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
    • H03M3/37—Compensation or reduction of delay or phase error
    • H03M3/374—Relaxation of settling time constraints, e.g. slew rate enhancement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本发明公开了一种用于连续时间∑-Δ调制器的装置。∑-Δ调制器(100、200、300)包括被配置为将模拟信号转换成数字值的量化器(106、206、306)。主反馈装置(108、208、308)与量化器(106、206、306)耦接，并且主反馈装置(108、208、308)将数字值延迟第一延迟周期并基于所延迟的值生成主反馈信号。补偿反馈装置(110、210、310)与量化器(106、206、306)耦接，并且补偿反馈装置(110、210、310)将数字值延迟第二延迟周期并基于所延迟的值生成补偿反馈信号。前向信号装置(104、204、304)基于输入信号、主反馈信号和补偿反馈信号产生在量化器(106、206、306)处的模拟信号。第二延迟周期独立于第一延迟周期并且不受其影响，以及第二延迟周期被选择使得补偿反馈信号补偿第一延迟周期。

Description

包含多个具有独立延迟的反馈通路的连续时间Σ-Δ调制器
技术领域
在此所描述的主题的实施例一般地涉及混合信号电路，并且更特别地，主题的实施例涉及连续时间∑-Δ调制器(Sigma-Delta modulator)。 
背景技术
在许多现代的电子应用中，希望将模拟信号转换成数字值。例如，在射频(RF)收发器中，可以将所接收到的模拟RF信号解调成模拟基带信号，模拟基带信号然后被转换成数字基带信号，用于后续的数字信号处理。许多电学系统使用模数转换器(ADC)来将模拟信号转换成数字值。但是，由于数字表示的有限性，量化误差(该量化误差是实际模拟值与量化数字值之间由舍入或截断所致的差值)是模数转换器固有的缺陷。在某些ADC中，∑-Δ调制(或替换地，Δ-∑调制)被用来减少量化误差的影响并且提高信噪比(SNR)。∑-Δ调制(或者称为Δ-∑调制)使用反馈回路和积分电路向前向信号通路加上或减去量化误差。在比模拟输入信号频率大的频率下量化误差被过采样，从而允许量化误差在不显著影响信号的情况下得以在积分器处过滤掉。 
许多系统使用连续时间∑-Δ调制器，即，使用连续时间电路构造的∑-Δ调制器。连续时间∑-Δ调制器的时钟频率能够是更高的采样频率，这提高了∑-Δ调制器的性能。但是，实际上，高速的∑-Δ调制器(一般为具有MHz范围的或更高的采样频率的∑-Δ调制器)展现出延迟(称为过量回路延迟(excess loop delay))，这能够导致调制器不稳定和性能(例如，SNR)降低。例如，回路延迟来自于晶体管的和/或在量化器和/或数模转换器(DAC)中使用的比较器的非零开关时间。结果，在主反馈通路中量化器输出处的改变与DAC输出处的相应响应之间存在 非零延迟。回路延迟还由其它因素进一步加剧，例如，比较器(或其它零件)的亚稳定性和/或者动态元件匹配。虽然回路延迟可以通过硬件和/或电学零件的改进来减小，但是此类改进一般以增加的能量消耗和更大的面积要求为代价来达到，增加的能量消耗和更大的面积要求两者都是所不希望的。 
如果在调制器的反馈通路中的DAC使用归零(RZ)脉冲方案，则∑-Δ调制器可以通过调整主反馈通路的增益系数来补偿回路延迟。但是，大多数系统将不归零(NRZ)脉冲方案用于主反馈通路，因为NRZ脉冲抗时钟抖动性比RZ脉冲更好。在NRZ脉冲方案的情形中，不可能仅通过调整主反馈通路的增益系数来补偿回路延迟。 
许多使用NRZ脉冲方案的现有技术的系统试图通过故意在∑-Δ调制器的主反馈通路中插入常量延迟并且以调制器传递函数中的附加项来补偿该常量延迟的方式减轻回路延迟的影响。在某些系统中，在量化器输入之前插入附加的反馈通路并且调整在该附加反馈通路中的DAC的增益系数以补偿常量延迟。但是，这在量化器之前的积分器的输出处增加了电压摆幅。要抵消该电压摆幅，必须降低调制器的总增益，从而降低信噪比。另外，这种方法在量化器的输入处形成了求和点。为了处理出现于求和点的高频信号，求和点通常使用模拟加法器(例如，高速加法放大器)来实现，这增加了对调制器的功率和面积的要求。 
为了避免使用高速模拟加法器，某些系统使用数字微分法将附加的反馈通路从量化器的输入移到量化器前面的积分器的输入。虽然这消除了模拟加法器并且减小了在积分器的输出处的电压摆幅，但是数字微分法造成了在积分器的输出处的双极性RZ脉冲。这促使积分器的输出在时钟周期的后半周期内的切换方向之前的时钟周期的前半周期内沿错误的方向移动，从而引起了对积分器的高转换速率的要求。要满足该转换速率要求，积分器消耗额外的功率和面积，这抵消了由消除模拟加法器所节省出的功率和面积。其它系统使用比例积分(PI)补偿或者其它降低积分器的频率响应并且可能导致带外峰化及其它不良影响的技术。 
附图说明
在参阅具体实施方式和权利要求书时结合附图来考虑可以获得对本主题更全面的理解，其中在全部附图内，相同的参考符号指示相似的元件。 
图1是根据一种实施例的∑-Δ调制器的框图； 
图2是根据另一种实施例的∑-Δ调制器的框图；以及 
图3是根据又一种实施例的∑-Δ调制器的框图。 
具体实施方式
以下具体实施方式实际上只是说明性的，而并不旨在限制主题的实施方式或者此类实施方式的应用和使用。如同在此所使用的，单词“示例性的”意指“用作示例、实例或例示”。在此作为示例来描述的实现方式并不必看作是比其它实现方式优选的或有优势的。而且，在前面的技术领域、背景技术或后面的具体实施方式中给出的任何明示的或暗示的理论并没有约束性的意图。 
如同在此所使用的，“节点”意指任何内部的或外部的参考点、连接点、汇接点、信号线、导电元件等，在所述“节点”存在给定的信号、逻辑电平、电压、数据模式、电流或数量。而且，两个或更多节点可以通过一个物理元件来实现(以及两个或更多信号即使在共同的模式下接收或输出也能够被多路复用，被调制或者另外被识别)。下面的描述涉及元件或节点或特征被“连接”或“耦接”到一起。如同在此所使用的，除非另作明确说明，否则“连接”意指一个元件/节点/特征与另一个元件/节点/特征直接相连(或直接通信)，并且不必机械连接。除非另作明确说明，否则“耦接”意指一个元件与另一个元件直接或间接相连(或者直接或间接通信)，并且不必机械连接。因而，虽然在附图中所示的原理图示出了元件的示例性布局，但是另外介入的元件、器件、特征或零件可以存在于所述主题的实施例中。另外，某些术语同样可以仅出于引用起见而使用于下面的描述中，并且从而并不旨在限制。例如，诸如“第一”、“第二”以及其它涉及结构的数字术语的术语并没有 隐含着次序或顺序，除上下文明确指出。 
出于简洁起见，涉及信号处理、采样、模数转换、数模转换、模拟电路设计、微分电路设计及系统的其它功能方面(以及系统的独立操作零件)的常规技术在此可能不详细描述。而且，在这里所包含的各个附图中所示出的连接线旨在表示各个元件之间的示例性功能关系和/或物理耦接。应当注意，许多替换的或附加的功能关系或物理连接可以存在于本主题的实施例中。应当理解，在此所描述的电路可以用硅或另外的半导体材料来实现，或者通过其软件代码表示来实现。 
在此所讨论的技术和概念涉及用于补偿插入连续时间∑-Δ调制器的主反馈通路中的故意延迟的系统和方法。补偿反馈通路以与主反馈通路的延迟不同的延迟来实现，并且补偿反馈通路中的延迟独立于主反馈通路中的延迟。补偿反馈通路可以每个使用不归零(NRZ)数模转换器(DAC)来实现，并且可以调整DAC的增益系数和主反馈通路中的延迟，以便放宽对模拟零件的转换速率要求并且消除对在量化器的输入之前的高速模拟求和点(或模拟加法器)的需要。结果，∑-Δ调制器的面积、功率、成本和设计时间在不牺牲调制器的性能的情况下得以降低。 
图1示出了适合使用于模数转换器(ADC)或另外的模数转换应用中的∑-Δ调制器100的示例性实施例。在示例性的实施例中，∑-Δ调制器100被实现为包括适当配置的连续时间电路的连续时间∑-Δ调制器。∑-Δ调制器100可以包括但不限于：用于接收输入信号的输入节点102，配置用于建立前向信号通路的前向信号装置(arrangement)104，量化器106，配置用于建立主反馈信号通路的主反馈装置108，配置用于建立补偿反馈信号通路的补偿反馈装置110，以及数字输出112。∑-Δ调制器100的元件被适当地配置以在数字输出112处产生代表在输入节点102处的模拟输入信号的数字值。 
应当理解，图1是以单端形式示出的∑-Δ调制器100的简图，而∑-Δ调制器100的实际实施例可以包括附加的或替换的零件，和/或以微分的方式实现(例如，作为适用于微分输入信号的微分电路)。在这方面，∑-Δ调制器100可以被配置为用于单位操作或多位操作，这取决于 给定应用的特定需要。还应当理解，图1为了解释而示出了二阶反馈∑-Δ调制器100，并且在此所描述的主题并不旨在要限制于任意特定的∑-Δ拓扑。本领域技术人员所应当意识到，本主题能够适用于具有任意阶数的前向信号装置104，并且可以使用任何适用的∑-Δ拓扑来实现，。 
在示例性的实施例中，输入节点102与前向信号装置104耦接，前向信号装置104继而与量化器106的模拟输入114耦接。量化器106将量化器输入114处的模拟信号转换成量化器输出116处的数字值，量化器输出116继而耦接至数字输出112。主反馈装置108(或主反馈通路)包括耦接于数字输出112和前向信号装置104之间的功能元件、硬件元件和/或逻辑元件的组合，其中主反馈装置108限定了用于一个或多个主反馈信号的反馈信号通路，这将在下面更详细地描述。在一种示意性的实施例中，主反馈装置108被配置以将数字输出112处的数字值延迟第一延迟周期(td)并基于所延迟的值生成一个或多个主反馈信号。应当注意，主反馈装置108将至少第一主反馈信号提供于∑-Δ调制器100的输入，也就是，主反馈装置108包括至少一个与输入节点102耦接的反馈通路，如下面所描述的。补偿反馈装置110(或补偿反馈通路)包括耦接于数字输出112和前向信号装置104之间的功能元件、硬件元件和/或逻辑元件的组合，其中补偿反馈装置110限定了用于一个或多个补偿反馈信号的反馈信号通路。如同将在下面更详细地描述的，补偿反馈通路110被配置以使数字输出112处的数字值延迟第二延迟周期(tc)并基于所延迟的值生成一个或多个补偿反馈信号。前向信号装置104(或前向信号通路)包括功能元件、硬件元件和/或逻辑元件的组合，这些元件被适当地配置以基于输入节点102处的输入信号、来自主反馈装置108的主反馈信号以及来自补偿反馈装置110的补偿反馈信号产生量化器输入114处的模拟信号。在这方面，第一延迟周期(td)表示插入主反馈装置108中的故意延迟以补偿由∑-Δ调制器100的模拟零件引起的回路延迟。第二延迟周期(tc)表示用来产生补偿反馈信号的延迟，该补偿反馈信号补偿在第一延迟周期的值与有∑-Δ调制器100的模拟零件展现出的实际回路延迟之间的差异。 
取决于实施例，前向信号通路104可以被实现为具有任何阶数并且可以使用任意适合的∑-Δ电路拓扑来实现，例如，低通拓扑、带通拓扑、高通拓扑、反馈拓扑、前馈拓扑、前馈-反馈拓扑或另外的混合拓扑、级联拓扑、求积(quadrature topology)或复合拓扑(complex topology)等。如图1所示，根据一种实施例，前向信号通路104被实现为二阶∑-Δ反馈拓扑，包括但不限于第一求和点118、第一积分器120、第二求和点122和第二积分器124。第一求和点118耦接于输入节点102与第一积分器120的输入之间。第二求和点122耦接于第一积分器120的输出与第二积分器124的输入之间。第二积分器124的输出与量化器输入114连接并且第二积分器124产生量化器输入114处的模拟信号。 
在示例性的实施例中，量化器106被配置为用于生成包括代表量化器输入114处的模拟信号(或模拟电压电平)的一个或多个位的量化器输出116处的数字值。量化器106通过以特定的采样频率(fs)采样量化器输入114处的模拟信号来生成数字值。例如，使用于通信应用中的连续时间∑-Δ调制器100可以具有范围为从数十MHz到数百MHz的采样频率。根据一种或多种实施例，量化器106的采样频率为大约200MHz～大约400MHz或更高。但是，本领域技术人员应当意识到，量化器106的采样频率将根据特定应用的需要(例如，所期望的有效位的数目)而改变。在这方面，采样周期或采样间隔(例如，在样本之间的时间)是采样频率的倒数 取决于实施例，量化器106可以使用闪速(flash)模拟转换结构或另外的转换结构，并且可以被配置为用于任何数目的输出位或任意噪声整形。在示例性的实施例中，在量化器输入114处的输入信号改变的时间与量化器输出116处的数字值响应于该输入信号改变而改变的时间之间存在非零延迟。例如，如果量化器106被实现为微分闪速ADC，则在量化器106之内的前置放大器和/或比较器可以展现出非零上升时间和/或非零建立时间(settling time)。 
在示例性的实施例中，主反馈通路108包括主反馈延迟元件126和至少一个数模转换器(DAC)128、130。主反馈延迟元件126的输入与 数字输出112(或量化器输出116)连接，并且主反馈延迟元件126被配置以使数字输出112处的数字值延迟第一延迟周期(td)。如上所述，第一延迟周期表示插入主反馈通路108中的故意延迟，该故意延迟是用来补偿∑-Δ调制器100的回路延迟的(例如，由前向信号通路104、量化器106和/或DAC 128、130引入的延迟)。在这方面，第一延迟周期可以是在零和一个采样周期(例如， )长度之间的任意时长。在示例性的是实例中，第一延迟周期是用来吸收∑-Δ调制器100的回路延迟，也就是，第一延迟周期的值大于或等于与调制器100的模拟零件有关的实际延迟。在示例性的实施例中，主反馈延迟元件126被实现为数字延迟元件，例如，触发器、锁存器等。延迟信号的各个实现方面是众所周知的，并因而在此将不再详细描述。 
在示例性的实施例中，主反馈DAC 128、130每个被实现为使用NRZ脉冲方案来生成各反馈信号的NRZ DAC，使得有DAC 128、130生成的各反馈信号在采样周期的时间内是基本上恒定的(例如，在实际和/或理想操作公差之内)。但是，应当注意，在替换实施例中，主反馈DAC 128、130可以使用归零(RZ)DAC或具有非方形的或非矩形的波形的DAC(例如，具有阻尼指数波形的DAC)来实现。第一DAC128具有与主反馈延迟元件126的输出连接的数字输入以及与输出节点102(即，∑-Δ调制器100的输入)耦接的模拟输出。在这方面，第一DAC 128的模拟输出与第一求和点118连接。第一DAC 128通过将在主反馈延迟元件126的输出处的数字值(例如，已经延迟了第一延迟周期的在数字输出112处的数字值)转换成具有第一增益系数(a1)的模拟信号来生成在∑-Δ调制器100的输入处(例如，在第一求和点118处)的第一主反馈信号。在所示出的实施例中，第二DAC 130具有与主反馈延迟元件126的输出连接的数字输入以及与第二求和点122连接的模拟输出。第二DAC 130通过来将在主反馈延迟元件126的输出处的数字值转换成具有第二增益系数(a2)的模拟信号来生成在第二求和点122处的第二主反馈信号。 
在示例性的实施例中，补偿反馈通路110包括补偿反馈延迟元件 132和至少一个DAC 134、136。补偿反馈延迟元件132的输入与数字输出112(或量化器输出116)连接，并且补偿反馈延迟元件132被配置以使在数字输出112处的数字值延迟第二延迟周期(tc)。如上所述，第二延迟周期表示插入补偿反馈通路110中的延迟，该延迟是用来补偿由第一延迟周期产生的过量回路延迟的影响。在这方面，第二延迟周期的时长可以被选择为在零和一个采样周期(例如， ，fs其中是采样频率)长度之间的任意时长。第二延迟周期优选被选择为大于过量回路延迟，并且不同于第一延迟周期，这将在下面更详细地描述。补偿反馈延迟元件132优选被实现为以上针对主反馈延迟元件126所描述的数字延迟元件。补偿反馈通路110的第一DAC 134具有与补偿反馈延迟元件132的输出连接的数字输入以及与第一求和点118连接的模拟输出。第一DAC 134通过将在补偿反馈延迟元件132的输出处的数字值(例如，已经延迟了第二延迟周期的在数字输出112处的数字值)转换成具有第三增益系数(b1)的模拟信号来生成在第一求和点118处的第一补偿反馈信号。补偿反馈通路110的第二DAC 136具有与补偿反馈延迟元件132的输出连接的数字输入以及与第二求和点122连接的模拟输出，其中第二DAC 136通过来将在补偿反馈延迟元件132的输出处的数字值转换成具有第四增益系数(b2)的模拟信号来生成在第二求和点122处的第二补偿反馈信号。在示例性的实施例中，补偿DAC 134、136被实现为NRZ DAC，尽管在替换实施例中，补偿DAC 134、136可以被实现为归零(RZ)DAC，这将在下面更详细地描述。根据一种或多种实施例中，补偿DAC 134、136还可以使用具有非方形或非矩形的波形的DAC(例如，具有阻尼指数波形的DAC)来实现。 
对于图1所示的二阶反馈调制器100，第一求和点118被配置为用于从输入节点102处的输入信号中减去第一主反馈信号(来自DAC128)和第一补偿反馈信号(来自DAC 134)，并将结果提供给第一积分器120的输入。第一积分器120按常规的方式积分第一求和点118的结果信号，如同本领域技术人员所应当意识到的。第二求和点122被配置为用于从第一积分器120的输出中减去第二主反馈信号(来自DAC 130)和第二补偿反馈信号(来自DAC 136)，并将结果提供给第二积分器124。第二积分器124按常规的方式积分第二求和点122的结果信号以产生量化器输入114出的模拟信号。取决于实施例，每个积分器120、124可以使用有源电路零件、无源电路零件或它们的适当组合来实现。以这种方式，在量化器输入114处的模拟信号基于输入信号、主反馈信号和补偿反馈信号。应当意识到，尽管图1示出了在补偿反馈通路110中用于产生多个补偿反馈信号的多个DAC 134、136，但是实际上，只需要单个补偿反馈信号来补偿插入主反馈通路108中的故意延迟(td)，这将在下面更详细地描述。但是，图1所示的另加的补偿反馈信号的使用提供了可以用来调整前向信号通路104中的各个零件的操作参数的另加的自由度。例如，积分器120、124的电压摆幅或转换速率可以通过改变补偿反馈通路中的增益系数来调整。 
应当注意，在示例性的是实例中，借助分离的补偿反馈通路110，第二延迟周期在结构上独立于第一延迟周期，也就是，第二延迟周期不受第一延迟周期影响，并且第一延迟周期不受第二延迟周期影响。值得注意的是，在所示出的实施例中，延迟元件126、132在不同的反馈通路中，并且没有级联(或是非级联的)或另外互连，例如，一个延迟元件的输出没有馈入另一个元件的输入。以这种方式，第一延迟周期和第二延迟周期是不相关的，因为第二延迟周期不受主反馈通路108中的零件和/或嵌入延迟的干扰或影响，并且第一延迟周期不受补偿反馈通路110中的零件和/或嵌入延迟的干扰或影响。在示例性的实施例中，第一延迟周期和第二延迟周期是不相等的。换言之，第二延迟周期的值并没有被选择为等于第一延迟周期，反之亦然。优选地，第一延迟周期和第二延迟周期各自被选择为比调制器100的模拟零件的实际回路延迟大的值。取决于实施例，第二延迟周期可以小于第一延迟周期或者大于第一延迟周期，这将在下面更详细地描述。 
图2示出了根据另一种实施例的∑-Δ调制器200。∑-Δ调制器200被实现为连续时间∑-Δ调制器，包括但不限于：用于接收输入信号的输入节点202、前向信号装置204(或前向信号通路)、量化器206，主反 馈装置208(或主反馈通路)、补偿反馈装置210(或补偿反馈通路)及数字输出212。∑-Δ调制器200的元件与以上针对图1的∑-Δ调制器100所讨论的对应元件相似，因而，这些共同的元件在此将不再针对图2进行重复的详细描述。在图2的示例性实施例中，主反馈延迟元件226和补偿反馈延迟元件232各自被实现为数字延迟元件，其中关联的延迟周期被表示于Z域中，如同本领域技术人员所应当意识到的。另外，补偿反馈通路210使用单个DAC 236来实现，该DAC 236将单个补偿反馈信号提供给前向信号通路204。 
图3示出了根据另一种实施例的∑-Δ调制器300。∑-Δ调制器300被实现为具有前馈拓扑的连续时间∑-Δ调制器。∑-Δ调制器300包括但不限于：用于接收输入信号的输入节点302、前向信号装置304(或前向信号通路)、量化器306，主反馈装置308(或主反馈通路)、补偿反馈装置310(或补偿反馈通路)及数字输出312。∑-Δ调制器300的各个元件与以上针对图1的∑-Δ调制器100所讨论的对应元件相似，因而，这些共同的元件在此将不再针对图3进行重复的详细描述。 
如图3所示，前向信号通路304被实现为前馈∑-Δ拓扑，包括但不限于：第一求和点318、第一积分器320、第二求和点322、第二积分器324、放大器338和第三求和点340。第一求和点318连接于输入节点302与第一积分器320的输入之间。第一求和点318被配置为用于从输入节点302处的输入信号中减去主反馈信号(来自DAC 328)，并将结果提供给第一积分器320的输入，该第一积分器320按常规的方式积分第一求和点318处的结果信号。第二求和点322连接于第一积分器320的输出与第二积分器324的输入之间。第二求和点322被配置为用于从第一积分器320的输出中减去补偿反馈信号(来自DAC 336)，并将结果提供给第二积分器324的输入。第一积分器320的输出还连接到放大器338的输入，并且放大器338的输出连接到第三求和点340。放大器338将第一积分器320的输出放大增益因子(c1)倍并且将结果提供给第三求和点340。第二积分器324的输出还连接到第三求和点340。第三求和点340被配置为用于使第二积分器324的输出与第一积分器320 的放大输出(例如，经由放大器338)相加，以产生在量化器输入314处的模拟信号。以这种方式，在量化器输入314处的模拟信号基于输入信号、主反馈信号和补偿反馈信号。在本实施例中，依靠使用NRZDAC 336，在第二积分器324的输入处有更小的电压变化，从而，与在其输入处具有双极性RZ反馈脉冲的积分器相比，对第二积分器324的转换速率要求得以放宽。而且，虽然没有要求，但是如果第三求和点340被实现为加法放大器(或模拟加法器)，则借助存在于第三求和点340的仅两个信号来放宽对加法放大器的速度要求(例如，用于小信号实现方式的增益带宽、用于大信号实现方式的转换速率)。 
现在参照图1-3，∑-Δ调制器100、200、300可以使用NRZ补偿反馈信号实现任何所期望的噪声传递函数。而且，应当注意，任何所期望的传递函数可以只使用补偿反馈通路中的单个DAC来实现。根据一种实施例，第二延迟周期(例如，tc或β)可以小于第一延迟周期(例如，td或α)。例如，第一延迟周期可以被选择为等于一个样本(例如，a＝1，或者 )，以及第二延迟周期可以被选择为等于半个样本(例如，β＝1/2，或者 )。参照图2，假定所期望的噪声传递函数为(1-z-1)2，∑-Δ调制器200可以给所期望的噪声传递函数提供单个补偿反馈信号(即，只有补偿反馈通路210中的单个DAC 236)。在这方面，∑-Δ调制器200实现了具有用于第一主反馈DAC 228(例如，第一主反馈信号)的增益系数a1＝1，用于第二主反馈DAC 230(例如，第二主反馈信号)的增益系数a2＝-1.5以及用于补偿反馈DAC 228(例如，补偿反馈信号)的增益系数b2＝4的噪声传递函数(1-z-1)2。参照图3，∑-Δ调制器300可以只使用单个补偿反馈DAC 332来实现具有用于主反馈DAC 328(例如，主反馈信号)的增益系数a1＝1，用于补偿反馈DAC336(例如，补偿反馈信号)的增益系数b2＝4以及用于补放大器338的增益因子c1＝-1.5的噪声传递函数(1-z-1)2。 
再次参照图1-3，根据另一种实施例，在反馈通路中的延迟周期可以通过偏移延迟来调整，该偏移延迟被分配给在前向信号通路中和/或量化器的模拟零件。在这方面，偏移延迟表示可以被分配给模拟零件的 建立时间裕度，由此允许它们被设计用于较低的速度以节省能量。例如，参照图2，反馈通路208、210的延迟周期可以调整四分之一个样本(或 )的偏移延迟，这已经被鉴定为用于设计前向信号通路204中的模拟零件的最佳建立时间。偏移延迟然后被分配给在前向信号通路204和/或量化器206中的模拟零件，例如，积分器220、224或者量化器206内的前置放大器。用于反馈通路208、210的延迟周期通过减去偏移延迟来调整，使得第一延迟周期等于四分之三个样本(例如，α＝3/4)，以及第二延迟周期等于四分之一个样本(例如，β＝1/4)。DAC 228、230、236的增益系数保持不变(例如，a1＝1，a2＝-1.5，b2＝4)，假设∑-Δ调制器200的总回路延迟不变。 
再次参照图1-3，根据另一种实施例，第二延迟周期可以大于第一延迟周期。例如，再次参照图2，∑-Δ调制器200可以实现所期望的噪声传递函数(1-z-1)2，第一延迟周期等于半个样本(例如，α＝1/2)并且第二延迟周期等于整个样本(例如，β＝1)。在这方面，∑-Δ调制器200实现了具有用于第一主反馈DAC 228的增益系数a1＝1，用于第二主反馈DAC 230的增益系数a2＝3.75以及用于补偿反馈DAC 228的增益系数b2＝-1.75的所期望的噪声传递函数。 
再次参照图1-3，根据另一种实施例，∑-Δ调制器可以将NRZ主反馈信号与单个RZ补偿反馈信号一起使用来实现所期望的噪声传递函数。例如，再次参照图2，根据一种实施例，补偿反馈DAC 236可以被实现为使用RZ脉冲方案来生成补偿反馈信号的RZ DAC，使得由DAC 236生成的补偿反馈信号在采样周期的一半持续时间内是基本上恒定的(例如，在实际和/或理想操作公差之内)。在这方面，RZ补偿反馈信号的使用导致了在积分器224的输入处的相对于使用NRZ补偿反馈信号时所经历的电压阶跃增加了的电压阶跃。但是，当与双极性RZ补偿方案相比时，RZ补偿反馈信号仍然引起了对第二积分器224更宽松的旋转速率要求， 
以上所描述的系统和/或方法的一个优点在于NRZ反馈信号可以用来补偿由插入主反馈回路中用于∑-Δ调制器的故意延迟产生的过量回路 延迟。NRZ反馈信号可以按照提供了多个自由度的方式来实现，这可以用来改变用于主反馈信号和补偿反馈信号的延迟和/或增益系数，以放宽对积分器和/或放大器的转换速率要求或者消除对高速模拟求和点(或模拟加法器)的需要。结果，∑-Δ调制器的面积、功率、成本和设计时间在不牺牲调制器的性能的情况下得到了降低。 
总之，根据本主题的示例实施例来配置的系统、器件和方法涉及： 
提供了一种用于∑-Δ调制器的装置。在示例性的实施例中，∑-Δ调制器包括用于接收输入信号的输入节点以及配置用于将第一模拟信号转换成数字值的量化器。主反馈装置与量化器耦接并且被配置为用于将数字值延迟第一延迟周期，以获得第一延迟值并且基于第一延迟值生成主反馈信号。补偿反馈装置与量化器耦接并且被配置为用于将数字值延迟第二延迟周期，以获得第二延迟值并且基于第二延迟值生成补偿反馈信号。前向信号装置耦接于输入节点和量化器之间，前向信号装置与主反馈装置和补偿反馈装置耦接。前向信号装置基于输入信号、主反馈信号和补偿反馈信号产生在量化器处的第一模拟信号。第二延迟周期不受第一延迟周期影响，并且补偿反馈信号补偿第一延迟周期。 
根据一种实施例，补偿反馈装置包括配置用于生成补偿反馈信号的不归零数模转换器。在另一种实施例中，补偿反馈装置包括配置用于生成补偿反馈信号的归零数模转换器。在又一种实施例中，第二延迟周期不等于第一延迟周期。根据另一种实施例，主反馈装置包括配置用于生成主反馈信号的第一不归零数模转换器，以及补偿反馈装置包括配置用于生成补偿反馈信号的第二不归零数模转换器。在另一种实施例中，主反馈装置生成具有第一增益的主反馈信号以及补偿反馈装置生成具有第二增益的补偿反馈信号，其中第二增益的大小不等于第一增益的大小。根据又一种实施例，主反馈装置包括配置用于生成主反馈信号的不归零数模转换器，以及补偿反馈装置包括配置用于生成补偿反馈信号的归零数模转换器。在另一种实施例中，前向信号装置包括选自低通拓扑、带通拓扑、高通拓扑、反馈拓扑、前馈拓扑、混合的前馈-反馈拓扑、级联拓扑、求积拓扑和复合拓扑的电路拓扑。 
根据另一种实施例，提供了一种用于模数转换器的装置。模数转换器包括用于接收输入信号的输入节点以及配置用于将第一模拟信号转换成数字值的量化器。前向信号通路耦接于输入节点和量化器之间。第一延迟元件与量化器耦接，并且第一延迟元件被配置为用于将数字值延迟第一延迟周期，产生第一延迟值。第一数模转换器耦接于第一延迟元件与前向信号通路之间，并且第一数模转换器基于第一延迟值生成第一反馈信号。第二延迟元件与量化器耦接，并且第二延迟元件被配置为用于将数字值延迟第二延迟周期，产生第二延迟值。第一延迟元件和第二延迟元件是非级联的，使得第一延迟周期和第二延迟周期是不相关的。第二数模转换器耦接于第二延迟元件与前向信号通路之间，并且第二数模转换器基于第二延迟值生成第二反馈信号。前向信号装置基于输入信号、第一反馈信号和第二反馈信号产生在量化器处的第一模拟信号，使得第二反馈信号补偿第一延迟周期。 
根据一种实施例，第一数模转换器生成具有第一增益的第一反馈信号以及第二数模转换器生成具有第二增益的第二反馈信号，其中第二增益不等于第一增益。在另一种实施例中，第二数模转换器包括不归零数模转换器。在又一种实施例中，第二数模转换器包括归零数模转换器。在又一种实施例中，第二延迟周期小于第一延迟周期。根据又一种实施例，第二延迟周期大于第一延迟周期。在另一种实施例中，前向信号通路包括选自低通拓扑、带通拓扑、高通拓扑、反馈拓扑、前馈拓扑和混合的前馈-反馈拓扑的电路拓扑。 
在另一种实施例中，提供了一种用于∑-Δ调制器的装置。∑-Δ调制器包括用于接收输入信号的输入节点以及具有与输入节点耦接的第一输入和第一输出的第一积分器。量化器具有与第一输出耦接的量化器输入，其中该量化器被配置为用于将量化器输入处的第一模拟信号转换成量化器输出处的数字值。第一延迟元件与量化器输出耦接，并且第一延迟元件被配置为用于将数字值延迟第一延迟周期，产生第一延迟值。第一数模转换器耦接于第一延迟元件与第一输入之间，并且第一数模转换器将第一延迟值转换成在第一输入处的第一模拟值。第二延迟元件与量 化器输出耦接，并且第二延迟元件被配置为用于将数字值延迟第二延迟周期，产生第二延迟值。第二延迟周期不等于第一延迟周期，并且第二延迟周期独立于第一延迟周期。第二数模转换器耦接于第二延迟元件与第一输入之间，并且第二数模转换器将第二延迟值转换成在第一输入处的第二模拟值。根据一种实施例，∑-Δ调制器还包括耦接于输入节点和第一积分器之间的第二积分器。第二积分器具有与输入节点耦接的第二输入以及与第一输入耦接的第二输出。第三数模转换器耦接于第一延迟元件和第二输入之间，并且第三数模转换器将第一延迟值转换成在第二输入处的第三模拟值。在另一种实施例中，第二延迟周期小于第一延迟周期。根据一种实施例，量化器具有与其关联的采样周期，其中第二延迟周期等于采样周期的一半以及第一延迟周期等于采样周期。根据又一种实施例，第二延迟周期等于采样周期的四分之一，以及第一延迟周期等于采样周期的四分之三。 
虽然以上具体实施方式中已经给出了至少一种示例性的实施例，但是应当意识到，本发明的实施方式存在着大量的变化。还应当意识到，在此所描述的一种或多种示例性的实施例并不旨在以任何方式来限制所权利要求的本主题的范围、适用性或配置。相反，以上的具体实施方式将给本领域技术人员提供用于实现一种或多种所描述的实施例的方便的路线图。应当理解，在不脱离权利要求书所界定的范围的情况下可以对元件的功能和布局进行各种改变，该范围包括在提交本专利申请时的已知的等价物和可预见的等价物。 

Claims (7)

1.一种∑-Δ调制器，包括：
用于接收输入信号的输入节点；
被配置为将第一模拟信号转换成数字值的量化器；
与所述量化器耦接的主反馈装置，所述主反馈装置被配置为：
将所述数字值延迟第一延迟周期以获得第一延迟值；以及
基于所述第一延迟值生成主反馈信号；
与所述量化器耦接的补偿反馈装置，所述补偿反馈装置被配置为：
将所述数字值延迟第二延迟周期以获得第二延迟值，其中所述主反馈装置和所述补偿反馈装置是不同的反馈通路，并且所述第二延迟周期不等于所述第一延迟周期；且
基于所述第二延迟值生成补偿反馈信号；以及
耦接于所述输入节点和所述量化器之间的前向信号装置，所述前向信号装置与所述主反馈装置和所述补偿反馈装置耦接，其中：
所述前向信号装置基于所述输入信号、所述主反馈信号和所述补偿反馈信号产生所述第一模拟信号；且
所述补偿反馈信号补偿所述第一延迟周期与由所述∑-Δ调制器的模拟零件展现出的实际回路延迟周期之间的差异。
2.根据权利要求1所述的∑-Δ调制器，其中所述补偿反馈装置包括被配置为生成所述补偿反馈信号的不归零数模转换器。
3.根据权利要求1所述的∑-Δ调制器，其中所述补偿反馈装置包括被配置为生成所述补偿反馈信号的归零数模转换器。
4.根据权利要求1所述的∑-Δ调制器，其中：
所述主反馈装置包括被配置为生成所述主反馈信号的第一不归零数模转换器；以及
所述补偿反馈装置包括被配置为生成所述补偿反馈信号的第二不归零数模转换器。
5.根据权利要求4所述的∑-Δ调制器，其中所述主反馈装置以第一增益生成所述主反馈信号，并且所述补偿反馈装置以第二增益生成所述补偿反馈信号，其中所述第二增益的大小不等于所述第一增益的大小。
6.根据权利要求1所述的∑-Δ调制器，其中：
所述主反馈装置包括被配置为生成所述主反馈信号的不归零数模转换器；以及
所述补偿反馈装置包括被配置为生成所述补偿反馈信号的归零数模转换器。
7.根据权利要求1所述的∑-Δ调制器，其中所述前向信号装置包括选自低通拓扑、带通拓扑、高通拓扑、反馈拓扑、前馈拓扑、混合的前馈-反馈拓扑、级联拓扑、求积拓扑和复合拓扑的电路拓扑。
CN201080009241.2A 2009-02-27 2010-01-25 包含多个具有独立延迟的反馈通路的连续时间σ-δ调制器 Expired - Fee Related CN102334294B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/394,275 US7880654B2 (en) 2009-02-27 2009-02-27 Continuous-time sigma-delta modulator with multiple feedback paths having independent delays
US12/394,275 2009-02-27
PCT/US2010/021966 WO2010098918A2 (en) 2009-02-27 2010-01-25 Continuous-time sigma-delta modulator with multiple feedback paths having independent delays

Publications (2)

Publication Number Publication Date
CN102334294A CN102334294A (zh) 2012-01-25
CN102334294B true CN102334294B (zh) 2015-04-01

Family

ID=42666138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080009241.2A Expired - Fee Related CN102334294B (zh) 2009-02-27 2010-01-25 包含多个具有独立延迟的反馈通路的连续时间σ-δ调制器

Country Status (5)

Country Link
US (1) US7880654B2 (zh)
EP (1) EP2401816A4 (zh)
JP (1) JP5510464B2 (zh)
CN (1) CN102334294B (zh)
WO (1) WO2010098918A2 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711980B2 (en) * 2010-09-10 2014-04-29 Intel IP Corporation Receiver with feedback continuous-time delta-sigma modulator with current-mode input
US8552894B2 (en) * 2011-06-15 2013-10-08 Mediatek Inc. Sigma-delta modulator having a feed-forward path and a hybrid portion
US8514117B2 (en) 2011-09-09 2013-08-20 Texas Instruments Incorporated Excess loop delay compensation for a continuous time sigma delta modulator
US8884796B2 (en) * 2011-10-20 2014-11-11 Kathrein-Werke Kg Delta-sigma modulator with feedback signal modification
EP2611035B1 (en) * 2011-12-29 2014-07-16 ST-Ericsson SA Continuous-time MASH sigma-delta analogue to digital conversion
CN102545901B (zh) * 2012-02-21 2015-06-17 北京工业大学 基于逐次比较量化器的二阶前馈Sigma-Delta调制器
US8638251B1 (en) 2012-08-29 2014-01-28 Mcafee, Inc. Delay compensation for sigma delta modulator
US20140077984A1 (en) * 2012-09-14 2014-03-20 Mediatek Inc. Delta-sigma modulator using hybrid excess loop delay adjustment scheme and related delta-sigma modulation method
US10523937B2 (en) 2013-07-19 2019-12-31 Intel Corporation Method for noise shaping and a noise shaping filter
US9490835B2 (en) * 2014-06-10 2016-11-08 Mediatek Inc. Modulation circuit and modulation method with digital ELD compensation
US9379732B2 (en) * 2014-09-05 2016-06-28 Cirrus Logic, Inc. Delta-sigma modulator with reduced integrator requirements
US9252797B1 (en) 2014-10-31 2016-02-02 Freescale Semiconductor Inc. Return-to-zero digital-to-analog converter with overlapping time delayed pulse generation
CN105656488B (zh) * 2014-11-10 2019-05-03 联咏科技股份有限公司 触控检测系统、差异积分调制器及其调制方法
CN106357271A (zh) * 2015-07-15 2017-01-25 深圳市中兴微电子技术有限公司 额外环路延迟补偿电路、方法和连续时间δ-σ模数转换器
KR102384362B1 (ko) 2015-07-17 2022-04-07 삼성전자주식회사 노이즈를 성형하기 위한 델타 시그마 변조기 그리고 이를 포함하는 오디오 코덱
CN105356885B (zh) * 2015-11-24 2018-09-11 广州一芯信息科技有限公司 一种轨到轨输入的连续时间差异积分调制器
US10020818B1 (en) 2016-03-25 2018-07-10 MY Tech, LLC Systems and methods for fast delta sigma modulation using parallel path feedback loops
US10530372B1 (en) 2016-03-25 2020-01-07 MY Tech, LLC Systems and methods for digital synthesis of output signals using resonators
EP3542461B1 (en) 2016-11-21 2024-07-31 Mixed-Signal Devices Inc. High efficiency power amplifier architectures for rf applications
KR102653887B1 (ko) * 2017-01-31 2024-04-02 삼성전자주식회사 가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치
US10432214B2 (en) * 2017-12-27 2019-10-01 Mediatek Inc. Apparatus for applying different transfer functions to code segments of multi-bit output code that are sequentially determined and output by multi-bit quantizer and associated delta-sigma modulator
TWI690164B (zh) 2019-04-24 2020-04-01 智原科技股份有限公司 差和式類比數位轉換器及其操作方法
IT202000001918A1 (it) * 2020-01-31 2021-07-31 St Microelectronics Srl Circuito di compensazione per modulatori delta-sigma, dispositivo e procedimento corrispondenti
US11933919B2 (en) 2022-02-24 2024-03-19 Mixed-Signal Devices Inc. Systems and methods for synthesis of modulated RF signals

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1605159A (zh) * 2001-12-19 2005-04-06 西门子公司 宽带的西格玛－得尔塔调制器
US7183957B1 (en) * 2005-12-30 2007-02-27 Cirrus Logic, Inc. Signal processing system with analog-to-digital converter using delta-sigma modulation having an internal stabilizer loop

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9103777D0 (en) * 1991-02-22 1991-04-10 B & W Loudspeakers Analogue and digital convertors
US6313773B1 (en) 2000-01-26 2001-11-06 Sonic Innovations, Inc. Multiplierless interpolator for a delta-sigma digital to analog converter
US6414615B1 (en) 2000-03-22 2002-07-02 Raytheon Company Excess delay compensation in a delta sigma modulator analog-to-digital converter
US6531973B2 (en) 2000-09-11 2003-03-11 Broadcom Corporation Sigma-delta digital-to-analog converter
AU2002348901A1 (en) 2001-12-18 2003-06-30 Koninklijke Philips Electronics N.V. Sigma delta a/d converter with firdac converter
DE60215298T2 (de) 2002-03-20 2007-02-08 Freescale Semiconductor, Inc., Austin Analog-Digital Sigma-Delta Modulator mit FIR-Filter
DE10254651B3 (de) * 2002-11-22 2004-11-04 Infineon Technologies Ag Quantisierer für einen Sigma-Delta-Modulator und Sigma-Delta-Modulator
US20050068213A1 (en) 2003-09-25 2005-03-31 Paul-Aymeric Fontaine Digital compensation of excess delay in continuous time sigma delta modulators
US7576670B2 (en) * 2004-09-02 2009-08-18 Infineon Technologies Ag Sigma-delta analog-digital converter for an xDSL multistandard input stage
TWI314400B (en) 2006-03-13 2009-09-01 Realtek Semiconductor Corp Sigma-delta modulator
US7446687B2 (en) 2006-10-27 2008-11-04 Realtek Semiconductor Corp. Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
US7545301B2 (en) * 2006-12-05 2009-06-09 Electronics And Telecommunications Research Institute Multi-bit delta-sigma modulator
US7436336B2 (en) 2006-12-19 2008-10-14 Broadcom Corporation Analog digital converter (ADC) having improved stability and signal to noise ratio (SNR)
US7696913B2 (en) * 2007-05-02 2010-04-13 Cirrus Logic, Inc. Signal processing system using delta-sigma modulation having an internal stabilizer path with direct output-to-integrator connection
US7535392B2 (en) * 2007-10-04 2009-05-19 Mediatek Inc. Delta sigma modulator and method for compensating delta sigma modulators for loop delay
US7633419B2 (en) 2008-02-15 2009-12-15 Infineon Technologies Ag Signal conversion using finite impulse response feedback

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1605159A (zh) * 2001-12-19 2005-04-06 西门子公司 宽带的西格玛－得尔塔调制器
US7183957B1 (en) * 2005-12-30 2007-02-27 Cirrus Logic, Inc. Signal processing system with analog-to-digital converter using delta-sigma modulation having an internal stabilizer loop

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《Excess Loop Delay in Continuous-Time Delta-Sigma Modulator》;JAMES A et al;《IEEE TRANS. ON CIRCUITS AND SYSTEM-Ⅱ:ANALOG AND DIGITAL SIGNAL PROCESSING》;19990430;第46卷(第4期);第376-388页 *

Also Published As

Publication number Publication date
US20100219999A1 (en) 2010-09-02
WO2010098918A3 (en) 2010-11-18
US7880654B2 (en) 2011-02-01
EP2401816A4 (en) 2012-11-21
JP2012519415A (ja) 2012-08-23
CN102334294A (zh) 2012-01-25
EP2401816A2 (en) 2012-01-04
JP5510464B2 (ja) 2014-06-04
WO2010098918A2 (en) 2010-09-02

Similar Documents

Publication Publication Date Title
CN102334294B (zh) 包含多个具有独立延迟的反馈通路的连续时间σ-δ调制器
US10326468B2 (en) Digital-to-analog converter system and method
CN105009458B (zh) 配置为将模拟输入信号转换为数字输出信号的频率选择性电路
US7852249B2 (en) Sigma-delta modulator with digitally filtered delay compensation
EP2779442B1 (en) Radio Frequency Domain Digital Pre-Distortion
CN204131471U (zh) 芯片
Thandri et al. A 63 dB SNR, 75-mW Bandpass RF $\Sigma\Delta $ ADC at 950 MHz Using 3.8-GHz Clock in 0.25-$\mu {\hbox {m}} $ SiGe BiCMOS Technology
KR101696269B1 (ko) 델타-시그마 변조기 및 이를 포함하는 송신장치
CN102404014B (zh) 具有具备电流模式输入的反馈连续时间delta-sigma调制器的接收机
Ryckaert et al. A 6.1 gs/s 52.8 mw 43 db dr 80 mhz bandwidth 2.4 ghz rf bandpass δσ adc in 40 nm cmos
CN104426552A (zh) 高输出功率数模转换系统
US9281788B2 (en) All digital zero-voltage switching
TW201807956A (zh) Δ-σ調製器
EP3028387A2 (en) Level de-multiplexed delta sigma modulator based transmitter
US10601438B2 (en) Alternately updated digital to analog converters
JP5920109B2 (ja) 歪補償装置、歪補償方法、歪補償プログラム、送信機、及び１ｂｉｔオーディオ装置
EP2779443A2 (en) All digital zero-voltage switching
CN219107423U (zh) 锁相环杂散消减电路及锁相环电路
Śniatała et al. A hybrid current-mode passive second-order continuous-time ΣΔ modulator
Huang et al. A 1.2 V direct background digital tuned continuous-time bandpass sigma-delta modulator
Tiew et al. DAC compensation for continuous-time delta-sigma modulators
Pelgrom Time-Continuous Σ Δ Modulation
Schmidt et al. Continuous-Time Bandpass Delta-Sigma Modulator with 8 GHz Sampling Frequency
Chen et al. A 10 bits 26 mW 0.08 mm2Σ− Δ digital RF-DAC for sub-GHz IoTs
Park et al. High-speed continuous-time band pass ΔΣ modulator for class-S systems

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150401

Termination date: 20200125