CN102299069A - 制造垂直pin型二极管的方法及垂直pin型二极管 - Google Patents
制造垂直pin型二极管的方法及垂直pin型二极管 Download PDFInfo
- Publication number
- CN102299069A CN102299069A CN2011101776247A CN201110177624A CN102299069A CN 102299069 A CN102299069 A CN 102299069A CN 2011101776247 A CN2011101776247 A CN 2011101776247A CN 201110177624 A CN201110177624 A CN 201110177624A CN 102299069 A CN102299069 A CN 102299069A
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- type layer
- vertical pin
- electric insulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000001465 metallisation Methods 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000009413 insulation Methods 0.000 claims description 65
- 238000012797 qualification Methods 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 28
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 239000000758 substrate Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000007812 deficiency Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 208000019300 CLIPPERS Diseases 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 239000005952 Aluminium phosphide Substances 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- PPNXXZIBFHTHDM-UHFFFAOYSA-N aluminium phosphide Chemical compound P#[Al] PPNXXZIBFHTHDM-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000002500 effect on skin Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
制造垂直PIN型二极管的方法及垂直PIN型二极管，本方法包括：提供包括垂直地堆叠的N型层、本征层及P型层的外延晶片；通过在P型层的限定阳极区域的第一部分上形成阳极敷金属来形成二极管的阳极触点；围绕阳极区域形成电绝缘层，从而使得本征层的第一部分在N型层与阳极区域之间垂直地延伸，并使得本征层的第二部分在N型层与电绝缘层之间垂直地延伸；在电绝缘层中且在本征层的第二部分中形成沟槽，从而使N型层的限定阴极区域的一部分暴露，并限定由电绝缘层的在沟槽与阳极区域之间侧向地延伸的且侧向地环绕所述阳极区域的一部分构成的牺牲性侧保护环；以及通过在N型层的限定阴极区域的暴露部分上形成阴极敷金属来形成二极管的阴极触点。
Description
技术领域
总的来说，本发明涉及包括本征(intrinsic)半导体材料的区域的二极管，所述本征半导体材料的区域略有掺杂或根本没有掺杂、包含在P型掺杂半导体材料的区域与N型掺杂半导体材料的区域之间，并且上述二极管通常被称作正本负二极管(Positive-Intrinsic-Negative diode)或简单地被称作PIN型二极管(PIN diode)。
特别地，本发明涉及一种制造垂直PIN型二极管的方法，本方法在单片微波集成电路(MMIC)的制造中找到了有利的但非唯一的应用。
背景技术
众所周知，基于PIN型二极管的单片微波集成电路(MMIC)广泛地用于制造换向器、衰减器、调频器、调相器、功率限幅器等。
通常，根据已知技术，从这样的硅(Si)或砷化镓(GaAs)或磷化铟(InP)的晶片开始制造垂直PIN型二极管，即，使用外延生长技术而在上述晶片上沉积N型掺杂半导体材料层、本征半导体材料I层以及P型掺杂半导体材料层，并且本征半导体材料I层介于N型掺杂半导体材料层与P型掺杂半导体材料层之间。
特别地，图1至图3示意性地示出了根据已知的制造工艺制造的垂直PIN型二极管的横截面。
详细地，在图1中，参考数字10从整体上表示垂直PIN型二极管，其包括依靠外延生长技术、通过在半导体材料的(例如，GaAs的)晶片上沉积一系列层而制得的外延晶片，这些层从底部到顶部包括：
●半绝缘衬底11；
●形成在半绝缘衬底11上的N+型层12；
●形成在N+型层12上的本征层I 13；以及
●形成在本征层I 13上的P+型层14。
此外，始终参考图1，为了形成垂直PIN型二极管10的阳极触点，在P+型层14的限定阳极区域14a的一部分上形成阳极敷金属(metallization)15。
在已制得阳极触点之后，在P+型层14中且在本征层I 13中形成第一沟槽，以暴露N+型层12的一部分的表面。
特别地，通过与阳极敷金属15自对准的第一干蚀刻来形成第一沟槽。
详细地，第一干蚀刻，即使是各向异性蚀刻(即，主要在与外延晶片的上表面垂直的方向上起作用的蚀刻)，在任何情况下都同样会去除阳极区域14a的一部分和本征层I 13的位于阳极区域14a下方的一部分，而不管这些部分是否被阳极敷金属15保护起来，从而，在所述第一干蚀刻结束时，阳极敷金属15的一部分从没有通过第一干蚀刻而去除的剩余的阳极区域14a和剩余的本征层I 13侧向地延伸被称作切底(under-cut)(UC)的程度。
另外，在执行第一干蚀刻之后，为了形成垂直PIN型二极管10的阴极触点，在N+型层12的限定阴极区域的第一暴露部分上形成阴极敷金属。
最后，为了使垂直PIN型二极管10与形成在相同MMIC中的其它部件(诸如其它PIN型二极管和/或像电容器、电感器以及电阻器之类的无源元件)电绝缘，在导电层的暴露部分中形成第二沟槽，从而使得用不导电的半导体材料制得的下层的一部分暴露。
特别地，与阴极区域不同，在N+型层12的第二暴露部分中形成第二沟槽，从而使半绝缘衬底11的下部的表面暴露。
详细地，通过第二干蚀刻来形成第二沟槽。
因此，参考图2，在已制得第二沟槽之后，垂直PIN型二极管10从底部到顶部包括：
●半绝缘衬底11；
●部分地覆盖半绝缘衬底11的N+型层12，使得所述半绝缘衬底11的从N+型层12侧向地延伸的一部分暴露；
●没有通过第一干蚀刻而去除的剩余的本征层I 13，所述剩余的本征层部分地覆盖N+型层12，使得所述N+型层12的从剩余的本征层I13侧向地延伸的一部分暴露；
●形成在N+型层12的限定阴极区域的暴露部分上的阴极敷金属16；
●没有通过第一干蚀刻而去除的剩余的阳极区域14a，所述剩余的阳极区域完全地覆盖剩余的本征层I 13；以及
●阳极敷金属15，所述阳极敷金属完全地覆盖剩余的阳极区域14a，并包括从剩余的阳极区域14a侧向地延伸一定UC程度的一部分。
此外，参考图3，为了形成阳极触点连接和阴极触点连接，与阳极敷金属15相对应地制造第一高厚度金属风桥(air-bridge)17，并与阴极敷金属16相对应地制造第二高厚度金属风桥18。
然而，本申请人已注意到，已知的用于垂直PIN型二极管的制造工艺具有几个技术缺陷。
特别地，本申请人已注意到，第一干蚀刻，尤其是当其主要具有各向异性特性时，即，当其主要在与外延晶片的上表面垂直的方向上起作用时，引发机械损坏和/或剩余的沉积，特别是在与蚀刻方向正交的壁上，这导致对半导体的暴露于等离子体的表面的损坏，特别是对本征层I 13的那些表面的损坏，并且，当切断垂直PIN型二极管时，或者更确切地，当没有使垂直PIN型二极管极化或使垂直PIN型二极管反向(inversely)极化时，常常引起高泄漏电流，带来以下问题：
1)在较低以及较高的射频信号(RF)下，电流的传导在切断二极管时导致绝缘的损失，还在应用其的电路中引发噪声源；
2)在损害电路本身的能量效率的情况下，通过二极管的电流使能量被二极管消耗，尤其是当在高压下使二极管相反地极化时；以及
3)由这些表面效应引发的电流又会导致其它缺陷的产生，从而引发会影响电路的可靠性的退化。
此外，当在蚀刻过程中使用的活性等离子体处于化学-物理状态中以对与其接触的半导体晶体产生较小的损害并且这通常对其最小压力及其最大加速度能量强加极限值时，蚀刻具有更大的各向同性作用，即，其甚至在不平行于与外延晶片的上表面垂直的方向的方向上也对半导体具有较弱的蚀刻作用。由于此原因，即，在各向同性或部分各向同性蚀刻的状态中，第一干蚀刻在任何情况中都同样会去除阳极区域14a的位于阳极敷金属15下方的一部分，从而导致形成有阳极触点的区域的侧向收缩(shrinkage)，并且这在制造具有低寄生电容和电阻的二极管中造成实际的限制，其中，与本征层I 13的高厚度相关的有限最小侧向尺寸使得低损坏蚀刻工艺的使用更加必不可少。在通过高厚度金属风桥形成阳极触点连接的情况中，如在图3所示的情形中，由于与用于制造具有最小接触面积的桥的最小平版印刷分辨率相关的困难，此问题进一步加重。
因此，在刚刚已描述的内容的基础上，本申请人已得出这样的结论：已知的用于垂直PIN型二极管的制造工艺不允许对阳极触点的宽度具有精确的控制。
在Seymour D.J.等人的“单片MBE GaAs PIN型二极管限幅器(MONOLITHIC MBE GaAs PIN DIODE LIMITER)”，IEEE 1987微波和毫米波单片电路论文集，报纸摘要(目录No.87CH2478-6)IEEE纽约，NY，USA，1987，第35页至第37页中以及在美国专利US 5,213,994中描述了具有上述缺陷的已知的用于垂直PIN型二极管的制造工艺。
发明内容
因此，本发明的目的是提供一种制造垂直PIN型二极管的方法，其使得能够克服前述已知的制造工艺的技术缺陷，特别是使得能够对阳极触点的宽度具有精确的控制，并且不会导致对本征层的位于阳极区域下方的侧面的损坏。
上述目的通过本发明来实现，本发明涉及一种根据在所附权利要求中定义的制造垂直PIN型二极管的方法，并涉及一种根据在所附权利要求中定义的垂直PIN型二极管。
特别地，根据本发明的制造垂直PIN型二极管的方法包括：
●提供包括垂直地堆叠的N型层、本征层以及P型层的外延衬底；以及
●通过在P型层的限定阳极区域的第一部分上形成阳极敷金属来形成垂直PIN型二极管的阳极触点；
并且，其特征在于，进一步包括：
●围绕阳极区域形成电绝缘层，从而使得本征层的第一部分在N型层与阳极区域之间垂直地延伸，并从而使得本征层的第二部分在N型层与电绝缘层之间垂直地延伸；
●在电绝缘层中且在本征层的第二部分中形成沟槽，从而使N型层的限定阴极区域的一部分暴露，并从而限定由电绝缘层的在沟槽与阳极区域之间侧向地延伸的且侧向地环绕所述阳极区域的一部分构成的牺牲性侧保护环(sacrificial side-guard ring)；以及
●通过在N型层的限定阴极区域的暴露部分上形成阴极敷金属来形成垂直PIN型二极管的阴极触点。
优选地，通过在P型层的第二部分中执行离子注入来形成电绝缘层，所述第二部分与P型层的限定阳极区域的第一部分不同，并且P型层的所述第二部分侧向地环绕所述阳极区域。
特别地，通过将离子选择性地注入到P型层的第二部分中来执行离子注入，以使P型层的第二部分电绝缘。这样，在P型层的其中已选择性地注入离子的所述第二部分中形成电绝缘层。
详细地，选择性地注入到P型层的第二部分中的离子会损坏P型层的第二部分的晶格，从而使P型层的第二部分电绝缘。
此外，根据本发明的垂直PIN型二极管包括：
●N型层；
●形成在N型层的限定阴极区域的第一部分上的阴极触点；
●形成在N型层的第二部分上的本征层；
●P型层的形成在本征层的第一部分上的且限定阳极区域的一部分；以及
●形成在P型层的限定阳极区域的部分上的阳极触点；
并且，其特征在于进一步包括：
●形成在本征层的第二部分上的保护结构，以侧向地保护P型层的限定阳极区域的部分免于旨在使N型层的限定阴极区域的第一部分暴露的蚀刻。
优选地，保护结构具有形成在本征层的围绕阳极区域的第二部分上的电绝缘牺牲性侧保护环的形状，以防止所述蚀刻蚀刻P型层的位于阳极触点下方的部分。
有利地，电绝缘牺牲性侧保护环通过将离子注入到P型层的侧向地环绕P型层的限定阳极区域的所述部分的另一部分中而制得。
优选地，电绝缘牺牲性侧保护环还围绕本征层的第一部分的在阳极区域下方延伸的子部分而形成。
附图说明
为了更好地理解本发明，现在将参考附图(不是成比例的)说明一些仅以非限制性实例的方式提供的优选实施方式，其中：
图1至图3是根据已知的制造工艺制造的垂直PIN型二极管的示意性横截面图；以及
图4至图12是根据本发明的一个优选实施方式制造的垂直PIN型二极管的示意性横截面图。
具体实施方式
现在将参考附图详细地描述本发明，以使本领域的技术人员能够实现并使用本发明。对于这些技术人员来说，对所描述的实施方式的各种改变将是显而易见的，并且在不背离如在所附权利要求书中限定的本发明的保护范围的前提下，可将所描述的一般原理应用于其它实施方式和应用场合。因此，本发明不应被视为是限于所描述和图示的实施方式，而应被视为是与根据本文中所描述和要求保护的原理和特性的最宽泛的保护范围相一致。
图4至图12示意性地示出了根据本发明的一个优选实施方式制造的垂直PIN型二极管的横截面。
特别地，在图4中，参考数字30从整体上表示包括外延晶片的垂直PIN型二极管，所述外延晶片从底部到顶部包括：
●半绝缘衬底31；
●形成在半绝缘衬底31上的N+型层32；
●形成在N+型层32上的本征层I 33；以及
●形成在本征层I 33上的P+型层34。
优选地，外延晶片使用这样的砷化镓(GaAs)的晶片来制造，即，依靠外延生长技术而在上述晶片上沉积N+型层32、本征层I 33以及P+型层34。
特别地，
●N+型层32可以是掺杂有施主杂质(例如，硅(Si))的砷化镓(GaAs)层；
●本征层I 33可以是并非有意掺杂或掺杂有补偿杂质的砷化镓(GaAs)层，从而提供电荷载体(电子或空穴)的浓度小于1×1016cm-3的所述本征层I 33；并且
●P+型层34可以是掺杂有受主杂质(例如，碳(C)或铍(Be))的砷化镓(GaAs)层或具有大于GaAs的禁带能量的层，例如，铝镓砷化物(AlxGa1-xAs)层，或掺杂有受主杂质(例如，碳(C)或铍(Be))的铟镓磷化物(InxGa1-xP)层。
在一个可替代实施方式中，外延晶片能使用这样的磷化铟(InP)的晶片来制造，即，能通过沉积半导体材料(诸如InP)的层，或适于InP晶片的点阵化合物(诸如铟镓砷磷化物(In1-xGaxAsyP1-y)或铟镓铝磷化物(In1-xAlxAsyP1-y))层而在上述磷化铟的晶片上制造N+型层32、本征层I 33以及P+型层34。
在两个实施方式中，外延晶片有利地还能进一步包括其它在N+型层32、本征层I 33以及P+型层34之前沉积在半绝缘衬底31上的并非有意掺杂的“缓冲”层，以改进依靠外延生长而沉积的晶体的特性。因此，在这种情况中，所述缓冲层介于半绝缘衬底31与N+型层32之间。
有利地，PIN型二极管30的外延晶片的N+型层32、本征层I 33以及P+型层34能具有以下的表1中所显示的垂直厚度(单位是μm)、掺杂材料的组成和浓度(单位是cm-3)以及掺杂的类型：
表1
另外，如图5所示，为了形成垂直PIN型二极管30的阳极触点，在P+型层34的限定阳极区域34a的第一部分上形成阳极敷金属35。
特别地，为了形成阳极触点，在P+型层34上形成第一掩模(图5中未示出)，从而使得仅阳极区域34a暴露。有利地能由通过光刻法而图案化的光致抗蚀剂层来形成第一掩模，以形成与阳极区域34a相对应的孔。然后，可通过第一掩模在阳极区域34a上的孔来沉积阳极敷金属35。
优选地，阳极敷金属35包括铂(Pt)层。
有利地，阳极敷金属35还能包括重叠在铂(Pt)层上的其它金属阻挡层，例如钛(Ti)层和金(Au)层。
优选地，然后，例如在320℃下在60秒内，使PIN型二极管30受到热循环，以使阳极敷金属35与下面的阳极区域34a粘合。
随后，如图6所示，形成侧向地环绕阳极区域34a的电绝缘层36。
特别地，通过在P+型层34的第二部分中执行离子注入来形成电绝缘层36，所述第二部分与限定阳极区域34a的第一部分不同，并且所述第二部分侧向地环绕阳极区域34a，从而使得P+型层34的所述第二部分电绝缘。
详细地，以这样的方式来执行离子注入，即，使得将离子选择性地注入到P+型层34的第二部分中，以使其电绝缘，并且根据用来执行离子注入的能量和掺杂，还可能将离子选择性地注入到本征层I 33的在P+型层34的第二部分下方延伸的一部分中，但是没有到达N+32层，且由此使其电绝缘。选择性地注入到P+型层34的第二部分中的离子导致对P+型层34的第二部分的晶格的损坏，从而使得P+型层34的所述第二部分电绝缘。
优选地，与阳极触点自对准地执行离子注入，或者更确切地，使用阳极敷金属35作为阳极区域34a的保护掩模来进行离子注入，从而使得仅将离子注入到P+型层34的第二部分中，即，阳极区域34a外。
在使用阳极敷金属35作为离子注入的保护掩模的可替代方案中，有利地，能通过使用形成在垂直PIN型二极管30上的第二掩模(图6中未示出)来执行所述离子注入，从而保护阳极区域34a免于离子注入，或者更确切地，使P+型层34的第二部分暴露于离子注入。
详细地，有利地能通过形成在垂直PIN型二极管30上的且通过光刻法而图案化的光致抗蚀剂层来形成第二掩模，从而使P+型层34的第二部分暴露于离子注入。
有利地，在P+层34具有表1中所显示的垂直厚度、组成和掺杂材料浓度的情况中，为了有效地使P+层34电绝缘，可通过在能量为300KeV且掺杂等于1e13cm-3的情况下注入氟离子施主(F+)来执行离子注入。
再次参考图6，在形成电绝缘层36之后，本征层I 33包括：
●在N+型层32与阳极区域34a之间垂直地延伸的第一部分；以及
●在N+型层32与电绝缘层36之间垂直地延伸的第二部分。
随后，在电绝缘层36中且在本征层I 33中形成第一沟槽，从而使N+型层32的限定阴极区域的一部分暴露，并且使得限定由电绝缘层36的在第一沟槽与阳极区域34a之间侧向地延伸的且侧向地环绕所述阳极区域34a的一部分构成的牺牲性侧保护环。
特别地，如图7所示，为了制造第一沟槽，在垂直PIN型二极管30上形成第三掩模37，所述第三掩模至少覆盖电绝缘层36的限定牺牲性侧保护环的第一部分36a，并使电绝缘层36的从第一部分36a侧向地延伸的且侧向地环绕所述第一部分36a的第二部分36b暴露。
详细地，电绝缘层36的第一部分36a在电绝缘层36的第二部分36b与阳极区域34a之间侧向地延伸，并侧向地环绕所述阳极区域34a。
有利地，能由通过光刻法而图案化的光致抗蚀剂层来形成第三掩模37，从而形成与电绝缘层36的第二部分36b相对应的孔37a。
然后，如图8所示，依靠第一蚀刻(优选地是湿蚀刻)、通过选择性地去除电绝缘层36的通过第三掩模37而暴露的第二部分36b以及本征层I33的在电绝缘层36的所述第二部分36b下方延伸的第二部分来形成第一沟槽38，以使对本征层I 33的表面的损坏减到最小，从而使N+型层32的限定阴极区域的一部分暴露。
特别地，第一沟槽38侧向地环绕牺牲性侧保护环36a以及没有通过第一蚀刻而去除的且在N+型层32与阳极区域34a及牺牲性侧保护环36a之间垂直地延伸的本征层I 33；阴极区域与阳极区域34a以及与没有通过第一蚀刻而去除的且在N+型层32与阳极区域34a及牺牲性侧保护环36a之间垂直地延伸的本征层I 33侧向地且垂直地隔开。
如图8所示，牺牲性侧保护环36a侧向地保护阳极区域34a免于用于形成阴极触点的第一蚀刻，这是因为阳极触点的区域依靠层36的电绝缘工艺通过阳极区域34a来限定，而非通过阳极触点的从此减去UC宽度顶的区域来限定，由于蚀刻的各向同性贡献而等同于下部蚀刻，与图2所示的现有技术的情况一样。
换句话说，始终如图8所示，即使去除牺牲性侧保护环36a的在第三掩模37下方延伸的侧向部分，用于产生使用第三掩模37来形成的阴极触点的第一蚀刻在任何情况中都不能侵蚀阳极区域34a正是由于所述牺牲性侧保护环36a所确保的保护，且因此不能侧向地收缩阳极触点的电有源区域。特别地，将侧保护环36a称作是牺牲性的，正是因为牺牲了其侧向部分，以保护阳极区域34a免于第一蚀刻。换句话说，牺牲性侧保护环36a是用来侧向地保护阳极区域免于第一蚀刻的保护结构。
另外，电有源区域距第一沟槽38的壁的更大距离具有另一技术优点：PN结在其最弱点(与GaAs表面相对应，在此通常存在用作电子-空穴对的重组和/或产生中心的电子“阱”状态)的电路径能显著地大于掺杂层之间的距离，例如在使用已知技术所获得的情况中，因为其实际上通过存在于阳极触点与阴极触点之间的绝缘GaAs层的宽度而“延长”，即，通过环绕阳极区域34a的牺牲性侧保护环36a的宽度而“延长”。此特性确保了，对于相同的二极管极化电压，根据本发明制造的垂直PIN型二极管具有与表面相对应的平均更小的电场。这导致，当二极管处于切断状态中时以及当接通二极管时，该表面上的少数载体(minority carrier)的喷射更小，且因此导致通过存在于其上的阱的电荷重组速度更低，结果是通过该表面的泄漏电流更小。由于相同的原因，牺牲性侧保护环36a的存在能有助于增大击穿电压，这限制了PIN型二极管在高功率射频(RF)信号下以OFF状态工作的能力。
现在回到对本发明的优选实施方式的详细描述，在已形成第一沟槽38之后，在N+型层32的限定阴极区域的暴露部分上形成垂直PIN型二极管30的阴极触点。
特别地，如图9所示，为了形成垂直PIN型二极管30的阴极触点，在N+型层32的限定阴极区域的暴露部分上形成阴极敷金属39。
有利地，能通过第三掩模37的孔37a并通过第一沟槽38在阴极区域上沉积阴极敷金属39。
有利地，阴极敷金属39能包括金(Au)层、锗(Ge)层以及镍(Ni)层。
优选地，然后例如在390℃下在60秒内使垂直PIN型二极管30受到热循环，以使阴极敷金属39与下面的阴极区域粘合。
随后，如图10所示，为了使垂直PIN型二极管30绝缘，形成第二垂直沟槽40，从而使半绝缘衬底31的表面暴露且因此环绕PIN型二极管30，使其与存在于相同MMIC的表面上的其它部件和/或装置电绝缘。第二垂直沟槽40与第一沟槽38、与阳极区域34a以及与没有通过第一蚀刻而去除的且在N+型层32与阳极区域34a及牺牲性侧保护环36a之间垂直地延伸的本征层I 33侧向地隔开。
特别地，依靠被称作绝缘蚀刻的第二蚀刻、通过选择性地去除N+型导电层32的在垂直PIN型二极管30的阳极触点和阴极触点外部且在半绝缘衬底31上延伸的特定部分来形成第二沟槽40，以在垂直PIN型二极管30与相同MMIC的其它部件之间获得期望的电绝缘。
有利地，为了使垂直PIN型二极管30绝缘，且由此为了产生第二沟槽40，能在形成于垂直PIN型二极管30上之后使用例如由图案化的光致抗蚀剂层形成的第四掩模(图10中未示出)，以使N+型层32和I型层33以及电绝缘层36的处于阳极触点和阴极触点外部的部分暴露于绝缘蚀刻。
替代地，能通过以下步骤来进行形成阴极触点以及随后的N+层32的绝缘的工艺：
●在外延晶片的除电绝缘层36的围绕受其周围的图案化的适当掩模保护的阳极触点的区域以外的所有表面中执行去除电绝缘层36和本征层I 33的蚀刻，直到暴露N+型层32的表面为止；
●形成另一掩模以沉积阴极敷金属39，并如前所述地执行热粘合循环；以及
●形成另一掩模以保护阳极触点和阴极触点，并去除N+型层32的特定部分，以在垂直PIN型二极管30与相同MMIC的其它部件之间产生电绝缘。
随后，如图11所示，能沉积由介电层(例如Si3N4和/或SiO2)构成的钝化层41，以保护半导体的表面。
随后，如通常为了制造MMIC装置所执行的，并如已知技术用文件充分证明的，接着进行形成轨道、互连、块形触点(bump contact)、金属桥以及经由在衬底中制得的空穴而与背衬敷金属的连接，这能有助于形成基于PIN型二极管和其它部件(诸如电感器、电容器、电阻器和其它无源组件)的单片集成电路。
优选地，参考图12，通过沉积金(Au)以及随后的所沉积的金的流电生长来形成通过金属桥的连接，例如在图12中用参考标号42和43表示的那些，这些连接分别将阳极触点和阴极触点与存在于相同MMIC上的剩余部件和轨道相连接。
关于通过金属桥的阳极接触连接，本发明允许即使当制造亚微米尺寸的触点时也能够便于制造，因为可将金属桥搁置在沉积于侧保护环36a的顶部上的钝化层41上，与图12所示的钝化层相似，上述钝化层能具有比阳极区域34a更大的尺寸，由此有助于进一步减小寄生电容。
另外，图12还示出了包括阳极端子44和阴极端子45的二极管30的电路符号30’。
特别地，如图12所示，电路符号30’的阳极端子44与二极管30的阳极敷金属35相对应，而电路符号30’的阴极端子45与二极管30的阴极敷金属39相对应。
从前面的描述中能立即理解本发明的优点。
特别地，希望强调根据本发明的制造垂直PIN型二极管的方法与已知的制造工艺有如何不同，据此与阳极触点自对准地进行干蚀刻，以产生阴极触点，在蚀刻各向异性与对本征层I 33的存在于阳极触点与阴极触点之间的侧壁表面的机械损坏之间采取折衷处理。
事实上，根据本发明，通过作用在电绝缘层36的与阳极区域34a侧向地隔开的且由此不会导致阳极触点的侧向收缩的部分上的蚀刻来制得用于形成阴极触点的第一垂直沟槽38，从而限制由于对阳极区域34a的侧面的机械损坏所产生的负面效应。如前所述，相反地，对阳极区域和下面的本征层的侧面的这种机械损坏存在于使用已知的制造工艺(例如，在先前引用的文章“单片MBE GaAs PIN型二极管限幅器(MONOLITHIC MBEGaAs PIN DIODE LIMITER)”中所描述的制造方法)制得的垂直PIN型二极管中。特别地，所述文章的图1-b至图1-f清楚地表明了所执行的用于使N+型层的限定阴极区域的部分暴露的蚀刻如何还去除了P+型层的限定阳极区域的的侧向部分以及本征层I的位于所述阳极区域下方的侧向部分，结果对相应的侧面产生机械损坏。在这点上，强调这样一个事实是很重要的：即使是美国专利US 5,213,994中所描述的方法也受上述技术缺陷影响。事实上，虽然US 5,213,994中没有描述也没有示出，但是此技术缺陷必然会存在，因为根据US 5,213,994，执行指定用于在P+和N-型层中形成第一沟槽的蚀刻，不管以任何方式都不能保护P+型层的限定阳极区域的部分的侧面以及N-型层的位于所述阳极区域下方的部分的侧面。
此外，由使用具有更多各向同性特性的蚀刻的本发明所提供的可能性(例如，基于湿法溶液(wet solution)(例如，由1份H2SO4、1份H2O2以及12份H2O构成)中的浸没、用于在不影响二极管的结面积的情况下形成阴极触点)提供了更好的减轻在半导体的表面上形成电子“阱”状态的机会。
关于第一方面，本发明的优点表现为这样的事实：由于使用阳极敷金属35作为用于离子注入的掩模这一事实，能够将阳极触点的面积限制在更小的尺寸，从而以可再现的方式使寄生电容和寄生电阻减到最小。在本发明中，确保了这种再现性，避免对阳极触点的非可控减小具有反应的第一蚀刻的工艺公差的危险。
因此，本发明的另一主要技术优点表现为这样的事实：根据本发明制得的垂直PIN型二极管在直接或反向极化时具有非常低的泄漏电流。
因此，根据本发明制得的垂直PIN型二极管减轻了与剩余沉积物的存在和/或机械损坏相关的问题，这些问题能使PIN型装置的性能和可靠性无效。
最后，应该理解的是，在不背离所附权利要求中所限定的本发明的保护范围的前提下，可对本发明进行各种修改。
Claims (15)
1.一种制造垂直PIN型二极管(30)的方法，包括：
提供包括垂直地堆叠的N型层(32)、本征层(33)以及P型层(34)的外延晶片；以及
通过在所述P型层(34)的限定阳极区域的第一部分(34a)上形成阳极敷金属(35)来形成所述垂直PIN型二极管(30)的阳极触点；
其特征在于，进一步包括：
围绕所述阳极区域(34a)形成电绝缘层(36)，从而使得所述本征层(33)的第一部分在所述N型层(32)与所述阳极区域(34a)之间垂直地延伸，并从而使得所述本征层(33)的第二部分在所述N型层(32)与所述电绝缘层(36)之间垂直地延伸；
在所述电绝缘层(36)中且在所述本征层(33)的所述第二部分中形成沟槽(38)，从而使所述N型层(32)的限定阴极区域的一部分暴露，并从而限定由所述电绝缘层(36)的在所述沟槽(38)与所述阳极区域(34a)之间侧向地延伸的且侧向地环绕所述阳极区域(34a)的一部分构成的牺牲性侧保护环(36a)；以及
通过在所述N型层(32)的限定所述阴极区域的暴露部分上形成阴极敷金属(39)来形成所述垂直PIN型二极管(30)的阴极触点。
2.根据权利要求1所述的制造垂直PIN型二极管的方法，其中，形成电绝缘层(36)包括：
在所述P型层(34)的第二部分中执行离子注入，所述P型层的所述第二部分与所述P型层(34)的限定所述阳极区域(34a)的所述第一部分(34a)不同，并且所述P型层的所述第二部分侧向地环绕所述阳极区域(34a)。
3.根据权利要求2所述的制造垂直PIN型二极管的方法，其中，在所述P型层(34)的第二部分中执行离子注入包括：
将离子选择性地注入到所述P型层(34)的所述第二部分中，以使所述P型层的所述第二部分电绝缘，所述电绝缘层(36)包括所述P型层(34)的已选择性地注入所述离子的所述第二部分。
4.根据权利要求3所述的制造垂直PIN型二极管的方法，其中，选择性地注入到所述P型层(34)的所述第二部分中的所述离子会损坏所述P型层(34)的所述第二部分的晶格，从而使所述P型层(34)的所述第二部分电绝缘。
5.根据权利要求2所述的制造垂直PIN型二极管的方法，其中，与所述阳极敷金属(35)自对准地执行所述离子注入。
6.根据权利要求2所述的制造垂直PIN型二极管的方法，其中，使用形成在所述垂直PIN型二极管(30)上从而使所述P型层(34)的所述第二部分暴露于离子注入的第一掩模来执行所述离子注入。
7.根据权利要求1所述的制造垂直PIN型二极管的方法，其中，形成沟槽(38)包括：
选择性地去除所述电绝缘层(36)的第一部分(36b)以及所述本征层(33)的在所述电绝缘层(36)的所述第一部分(36b)下方延伸的所述第二部分，从而使所述N型层(32)的限定所述阴极区域的部分暴露，所述电绝缘层(36)的所述第一部分(36b)与所述阳极区域(34a)侧向地隔开，从而使得所述电绝缘层(36)的限定所述牺牲性侧保护环(36a)的第二部分(36a)在所述电绝缘层(36)的所述第一部分(36b)与所述阳极区域(34a)之间侧向地延伸并侧向地环绕所述阳极区域(34a)，所述电绝缘层(36)的所述第一部分(36b)侧向地环绕所述电绝缘层(36)的所述第二部分(36a)。
8.根据权利要求7所述的制造垂直PIN型二极管的方法，其中，选择性地去除所述电绝缘层(36)的第一部分(36b)以及所述本征层(33)的在所述电绝缘层(36)的所述第一部分(36b)下方延伸的所述第二部分包括：
执行低损坏的且主要为各向同性的蚀刻，从而去除所述电绝缘层(36)的所述第一部分(36b)以及所述本征层(33)的在所述电绝缘层(36)的所述第一部分(36b)下方延伸的所述第二部分。
9.根据权利要求8所述的制造垂直PIN型二极管的方法，其中，使用形成在所述垂直PIN型二极管(30)上从而使所述电绝缘层(36)的所述第一部分(36b)暴露于所述低损坏的且主要为各向同性的蚀刻的第二掩模来执行所述低损坏的且主要为各向同性的蚀刻，。
10.一种垂直PIN型二极管(30)，包括：
N型层(32)；
形成在所述N型层(32)的限定阴极区域的第一部分上的阴极触点(39)；
形成在所述N型层(32)的第二部分上的本征层(33)；
P型层(34)的形成在所述本征层(33)的第一部分上的且限定阳极区域的一部分；以及
形成在所述P型层(34)的限定所述阳极区域的部分上的阳极触点(35)；
所述垂直PIN型二极管(30)的特征在于，其还包括：
形成在所述本征层的第二部分上的保护结构(36a)，以侧向地保护所述P型层(34)的限定所述阳极区域的部分免于旨在使所述N型层(32)的限定所述阴极区域的所述第一部分暴露的蚀刻。
11.根据权利要求10所述的垂直PIN型二极管(30)，其中，所述保护结构具有形成在所述本征层(33)的围绕所述阳极区域(34a)的所述第二部分上的电绝缘牺牲性侧保护环(36a)的形状，以防止所述蚀刻蚀刻所述P型层(34)的位于所述阳极触点(35)下方的部分。
12.根据权利要求11所述的垂直PIN型二极管(30)，其中，所述电绝缘牺牲性侧保护环(36a)通过将离子注入到所述P型层(34)的侧向地环绕所述P型层(34)的限定所述阳极区域的所述部分的另一部分中而制得。
13.根据权利要求11所述的垂直PIN型二极管(30)，其中，所述电绝缘牺牲性侧保护环(36a)还围绕所述本征层(33)的所述第一部分的在所述阳极区域(34a)下方延伸的子部分而形成。
14.根据权利要求10所述的垂直PIN型二极管(30)，其中，所述N型层(32)的限定所述阴极区域的所述第一部分从所述N型层(32)的所述第二部分侧向地延伸，其中，所述本征层(33)的所述第一部分在所述N型层(32)的所述第二部分与所述P型层(34)的限定所述阳极区域的部分之间垂直地延伸，并且其中，所述本征层(33)的所述第二部分在所述N型层(32)的所述第二部分与所述保护结构(36a)之间垂直地延伸。
15.根据权利要求10所述的垂直PIN型二极管(30)，其中，所述N型层(32)的限定所述阴极区域的所述第一部分侧向地环绕所述N型层(32)的所述第二部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ITTO2010A000553 | 2010-06-28 | ||
| ITTO2010A000553A IT1403137B1 (it) | 2010-06-28 | 2010-06-28 | Metodo di fabbricazione di diodi pin verticali |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102299069A true CN102299069A (zh) | 2011-12-28 |
| CN102299069B CN102299069B (zh) | 2015-10-21 |
Family
ID=43500175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110177624.7A Active CN102299069B (zh) | 2010-06-28 | 2011-06-28 | 制造垂直pin型二极管的方法及垂直pin型二极管 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8580591B2 (zh) |
| EP (1) | EP2400529B1 (zh) |
| KR (1) | KR101831219B1 (zh) |
| CN (1) | CN102299069B (zh) |
| ES (1) | ES2579002T3 (zh) |
| IT (1) | IT1403137B1 (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336757A (zh) * | 2015-11-06 | 2016-02-17 | 中国计量学院 | 基于有机二极管的柔性微波能量转换器 |
| CN105378923A (zh) * | 2013-07-11 | 2016-03-02 | 三菱电机株式会社 | 半导体装置的制造方法以及pin二极管 |
| CN108493254A (zh) * | 2018-05-07 | 2018-09-04 | 南京国博电子有限公司 | 一种应用于高频开关单片电路的pin二极管 |
| CN110034172A (zh) * | 2017-12-21 | 2019-07-19 | 3-5电力电子有限责任公司 | 堆叠状的iii-v半导体构件 |
| CN110581166A (zh) * | 2019-08-07 | 2019-12-17 | 福建省福联集成电路有限公司 | 一种二极管及制作方法 |
| CN110648913A (zh) * | 2019-10-11 | 2020-01-03 | 福建省福联集成电路有限公司 | 一种砷化镓基的二极管器件结构及制作方法 |
| CN113130664A (zh) * | 2021-04-01 | 2021-07-16 | 浙江大学 | 一种新型的pin管微观结构 |
| CN114342079A (zh) * | 2019-08-30 | 2022-04-12 | 株式会社日本显示器 | 检测装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1403137B1 (it) | 2010-06-28 | 2013-10-04 | Selex Sistemi Integrati Spa | Metodo di fabbricazione di diodi pin verticali |
| US9048108B2 (en) * | 2012-05-22 | 2015-06-02 | International Business Machines Corporation | Integrated circuit with on chip planar diode and CMOS devices |
| CN102796526A (zh) * | 2012-08-02 | 2012-11-28 | 中国电子科技集团公司第四十六研究所 | 一种腐蚀磷化铟单晶片的腐蚀液及腐蚀方法 |
| US9270246B1 (en) * | 2013-03-13 | 2016-02-23 | Triquint Semiconductor, Inc. | Power limiter |
| KR102237820B1 (ko) | 2014-05-14 | 2021-04-08 | 삼성전자주식회사 | 수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법 |
| US9349880B2 (en) | 2014-06-17 | 2016-05-24 | Globalfoundries Inc. | Semiconductor devices with semiconductor bodies having interleaved horizontal portions and method of forming the devices |
| KR102395373B1 (ko) | 2016-02-23 | 2022-05-09 | 한국전자통신연구원 | 수직 핀 다이오드 |
| FR3052291B1 (fr) | 2016-06-03 | 2018-11-23 | Stmicroelectronics (Rousset) Sas | Procede de fabrication d'un reseau de diodes, en particulier pour une memoire non volatile, et dispositif correspondant. |
| DE102017121878A1 (de) * | 2017-09-21 | 2019-03-21 | Infineon Technologies Austria Ag | Leistungsdiode |
| KR20190068095A (ko) * | 2017-12-08 | 2019-06-18 | 한양대학교 산학협력단 | 2단자 수직형 1t-디램 및 그 제조 방법 |
| US10651110B1 (en) * | 2018-12-31 | 2020-05-12 | Juniper Networks, Inc. | Efficient heat-sinking in PIN diode |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2559959A1 (fr) * | 1984-02-21 | 1985-08-23 | Thomson Csf | Diode hyperfrequence a connexions externes prises au moyen de poutres et son procede de realisation |
| US6303967B1 (en) * | 1998-02-05 | 2001-10-16 | Integration Associates, Inc. | Process for producing an isolated planar high speed pin photodiode |
| CN101438418A (zh) * | 2006-04-28 | 2009-05-20 | 株式会社半导体能源研究所 | 光电转换元件和光电转换元件制造方法 |
| WO2010042239A2 (en) * | 2008-03-14 | 2010-04-15 | Cobham Defense Electronic Systems Corporation | Pin diode with improved power limiting |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213994A (en) * | 1989-05-30 | 1993-05-25 | Motorola, Inc. | Method of making high voltage semiconductor device |
| DE69637318T2 (de) * | 1995-02-02 | 2008-09-04 | Sumitomo Electric Industries, Ltd. | PIN lichtempfindliche Vorrichtung und ihr Herstellungsverfahren |
| JP5076326B2 (ja) | 2006-01-31 | 2012-11-21 | 株式会社Ｓｕｍｃｏ | シリコンウェーハおよびその製造方法 |
| IT1403137B1 (it) | 2010-06-28 | 2013-10-04 | Selex Sistemi Integrati Spa | Metodo di fabbricazione di diodi pin verticali |
-
2010
- 2010-06-28 IT ITTO2010A000553A patent/IT1403137B1/it active
-
2011
- 2011-06-28 CN CN201110177624.7A patent/CN102299069B/zh active Active
- 2011-06-28 KR KR1020110062675A patent/KR101831219B1/ko active IP Right Grant
- 2011-06-28 EP EP11171779.9A patent/EP2400529B1/en active Active
- 2011-06-28 ES ES11171779.9T patent/ES2579002T3/es active Active
- 2011-06-28 US US13/171,053 patent/US8580591B2/en active Active
-
2013
- 2013-11-06 US US14/073,456 patent/US8933529B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2559959A1 (fr) * | 1984-02-21 | 1985-08-23 | Thomson Csf | Diode hyperfrequence a connexions externes prises au moyen de poutres et son procede de realisation |
| US6303967B1 (en) * | 1998-02-05 | 2001-10-16 | Integration Associates, Inc. | Process for producing an isolated planar high speed pin photodiode |
| CN101438418A (zh) * | 2006-04-28 | 2009-05-20 | 株式会社半导体能源研究所 | 光电转换元件和光电转换元件制造方法 |
| WO2010042239A2 (en) * | 2008-03-14 | 2010-04-15 | Cobham Defense Electronic Systems Corporation | Pin diode with improved power limiting |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105378923A (zh) * | 2013-07-11 | 2016-03-02 | 三菱电机株式会社 | 半导体装置的制造方法以及pin二极管 |
| CN105336757A (zh) * | 2015-11-06 | 2016-02-17 | 中国计量学院 | 基于有机二极管的柔性微波能量转换器 |
| CN105336757B (zh) * | 2015-11-06 | 2018-05-15 | 中国计量学院 | 基于有机二极管的柔性微波能量转换器 |
| CN110034172A (zh) * | 2017-12-21 | 2019-07-19 | 3-5电力电子有限责任公司 | 堆叠状的iii-v半导体构件 |
| CN110034172B (zh) * | 2017-12-21 | 2022-06-24 | 3-5电力电子有限责任公司 | 堆叠状的iii-v半导体构件 |
| CN108493254A (zh) * | 2018-05-07 | 2018-09-04 | 南京国博电子有限公司 | 一种应用于高频开关单片电路的pin二极管 |
| CN108493254B (zh) * | 2018-05-07 | 2024-07-05 | 南京国博电子股份有限公司 | 一种应用于高频开关单片电路的pin二极管 |
| CN110581166A (zh) * | 2019-08-07 | 2019-12-17 | 福建省福联集成电路有限公司 | 一种二极管及制作方法 |
| CN114342079A (zh) * | 2019-08-30 | 2022-04-12 | 株式会社日本显示器 | 检测装置 |
| CN110648913A (zh) * | 2019-10-11 | 2020-01-03 | 福建省福联集成电路有限公司 | 一种砷化镓基的二极管器件结构及制作方法 |
| CN113130664A (zh) * | 2021-04-01 | 2021-07-16 | 浙江大学 | 一种新型的pin管微观结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120001644A (ko) | 2012-01-04 |
| US20140061876A1 (en) | 2014-03-06 |
| CN102299069B (zh) | 2015-10-21 |
| ES2579002T3 (es) | 2016-08-03 |
| KR101831219B1 (ko) | 2018-02-22 |
| EP2400529B1 (en) | 2016-04-06 |
| US8580591B2 (en) | 2013-11-12 |
| US8933529B2 (en) | 2015-01-13 |
| IT1403137B1 (it) | 2013-10-04 |
| EP2400529A2 (en) | 2011-12-28 |
| ITTO20100553A1 (it) | 2011-12-29 |
| US20120001305A1 (en) | 2012-01-05 |
| EP2400529A3 (en) | 2013-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102299069A (zh) | 制造垂直pin型二极管的方法及垂直pin型二极管 | |
| JP5381420B2 (ja) | 半導体装置 | |
| CN102456717B (zh) | 半导体器件和用于制造半导体器件的方法 | |
| JP2009054931A (ja) | バイポーラ素子及びその製造方法 | |
| CN107978639A (zh) | 功率半导体器件的高电压终止结构 | |
| US20240203737A1 (en) | Manufacturing method of an element of an electronic device having improved reliability, and related element, electronic device and electronic apparatus | |
| KR19990070772A (ko) | 반절연 폴리실리콘(sipos)을 이용한 전력 반도체장치 및그 제조방법 | |
| CN108206220B (zh) | 金刚石肖特基二极管的制备方法 | |
| EP1291923B1 (en) | Heterojunction bipolar transistor and production process therefore | |
| JP2000307061A (ja) | 静電放電保護デバイス | |
| CN111986991A (zh) | 沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件 | |
| US11869771B2 (en) | Manufacturing method of an element of an electronic device having improved reliability, and related element, electronic device and electronic apparatus | |
| CN212725306U (zh) | 基于栅极保护的半导体电路及半导体器件 | |
| US7291899B2 (en) | Power semiconductor component | |
| KR20200027902A (ko) | SiC 기반 보호 디바이스를 위한 구조 및 방법 | |
| CN105556679A (zh) | 具有更高反向浪涌能力和更小漏电流的含多晶硅层齐纳二极管 | |
| JP3913716B2 (ja) | 半導体装置 | |
| CN116314304B (zh) | 异质结双极型晶体管及异质结双极型晶体管的形成方法 | |
| CN104810409A (zh) | 一种碳化硅二极管及其制造方法 | |
| CN220324465U (zh) | 一种耐压氮化镓器件的结构 | |
| CN118016665B (zh) | 集成SBD的SiC衬底上增强型GaN HEMT器件 | |
| CN110600533B (zh) | 具有高雪崩耐量的碳化硅肖特基二极管器件及其制造方法 | |
| WO2020043094A1 (zh) | 半导体器件及其制备方法、快恢复二极管及其制备方法 | |
| US20220231130A1 (en) | Hetero-Junction Bipolar Transistor and Method for Manufacturing the Same | |
| CN118248553A (zh) | 集成sbd的平面mosfet结构及其工艺方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |