CN102270609A - 用于三维金属互连技术的一般化的器件组装的使用 - Google Patents

用于三维金属互连技术的一般化的器件组装的使用 Download PDF

Info

Publication number
CN102270609A
CN102270609A CN2011101532045A CN201110153204A CN102270609A CN 102270609 A CN102270609 A CN 102270609A CN 2011101532045 A CN2011101532045 A CN 2011101532045A CN 201110153204 A CN201110153204 A CN 201110153204A CN 102270609 A CN102270609 A CN 102270609A
Authority
CN
China
Prior art keywords
bare chip
substrate
bare
individualized
depression
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011101532045A
Other languages
English (en)
Other versions
CN102270609B (zh
Inventor
P·帕瓦兰德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxim Integrated Products Inc
Original Assignee
Maxim Integrated Products Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Maxim Integrated Products Inc filed Critical Maxim Integrated Products Inc
Publication of CN102270609A publication Critical patent/CN102270609A/zh
Application granted granted Critical
Publication of CN102270609B publication Critical patent/CN102270609B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/951—Supplying the plurality of semiconductor or solid-state bodies
    • H01L2224/95101—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95136—Aligning the plurality of semiconductor or solid-state bodies involving guiding structures, e.g. shape matching, spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Dicing (AREA)
  • Micromachines (AREA)

Abstract

本发明涉及用于三维金属互连技术的一般化的器件组装的使用。组装过程适当地将多个第一裸芯片定位和对准在承载衬底内。第一裸芯片被定位于在承载衬底中形成的凹陷内。然后将承载衬底与第二衬底对准，该第二衬底具有在其中制造的多个第二裸芯片。使用不同的技术制造第一裸芯片和第二裸芯片。将承载衬底与第二衬底对准也对准了第一裸芯片与第二裸芯片。可以将一个或者多个第一裸芯片与每个第二裸芯片对准。一旦经对准，进行晶片键合过程以将第一裸芯片键合到第二裸芯片。在一些情况中，移除承载衬底，留下键合到第二衬底的第二裸芯片的第一裸芯片。在其他情况中，将承载衬底留在适当位置作为帽。然后切割第二衬底以形成裸芯片堆叠。

Description

用于三维金属互连技术的一般化的器件组装的使用
技术领域
本发明涉及半导体器件组装领域。并且更具体地，本发明涉及半导体器件组装和三维金属互连技术领域。
背景技术
电路小型化和系统小型化是电子工业中的公知目标。许多小型化通过增加单个半导体裸芯片(通常称为集成电路或者芯片)上的集成度而实现。如所公知的，一些电路功能由基于一种类型的半导体工艺形成的芯片更好地执行，而其他电路功能则由基于不同类型的半导体工艺形成的芯片更好地执行。这种全异电路功能的示例包括模拟电路对数字电路，以及还有高功率电路应用对低功率电路应用。通常，不能利用两个或者更多个不同半导体工艺制造单个芯片。
为了小型化具有使用不同半导体制造技术形成的芯片的电子系统，集成电路工业中的趋势是将这样的电路电耦合在一起。目前，工业中已经存在用于将两个裸芯片并排定位的技术，每个裸芯片具有不同的制造技术。拾取每个裸芯片并且将其放置在封装体中。存在将每个裸芯片连接到外部连接和/或者将每个裸芯片相互连接的焊线。这称为并排技术。用于将两个全异芯片联合在一起的另一种技术是将第一裸芯片堆叠在第二裸芯片之上，通常两个裸芯片都是面朝上。这些两个裸芯片中的每个裸芯片经由焊线电耦合到外部连接和/或互连起来。这称为堆叠裸芯片技术。堆叠裸芯片技术的修改是第一裸芯片配置为倒装芯片裸芯片。为了组装第一裸芯片和第二裸芯片，将第一裸芯片上反转成倒置，然后拾取第一裸芯片并将其放置在第二裸芯片的顶部上，使得第一裸芯片的“顶”表面(现在倒置)放置在第二裸芯片的顶表面上。第一裸芯片和第二裸芯片两者的接口表面都被配置成具有焊球互连，使得当进行组装时，在第一裸芯片和第二裸芯片之间形成某种程度的互连。可以使用CSP(芯片级封装)类型的技术来进行该修改的堆叠裸芯片技术。在并排技术或者堆叠裸芯片技术中，单个化第一裸芯片，这意味着已经切割在其上制造第一裸芯片的晶片以形成独立、单独的裸芯片，单个化第二裸芯片，且组装过程要求某些装置来将两个裸芯片拾取和放置在一起并且连接两个裸芯片。并排技术和堆叠裸芯片技术的优势是所有裸芯片可以针对适当的功能性进行预先测试以并且因此称作确认好的裸芯片。
用于互连全异类型的裸芯片的另一种技术是晶片键合技术，该技术在被键合的晶片上的裸芯片之间形成三维金属互连。在一些情况中，这样的三维金属互连包括硅穿孔。晶片键合技术将第一晶片和第二晶片键合在一起，其中第二晶片具有与第一晶片上的裸芯片不同工艺的裸芯片，但是在两个晶片上的裸芯片具有相同的尺寸、间距以及重复频率。对于第一晶片和第二晶片两者，在每个裸芯片的表面上存在暴露的金属互连。将两个晶片放置在一起使得具有暴露的金属互连的表面相互面对。将两个晶片键合到一起并且两个晶片的接口表面的互连紧密连接。这将第一晶片上的一个裸芯片键合在第二晶片上的另一个裸芯片顶部上。然后切割键合的晶片堆叠以单个化单独的裸芯片堆叠。根据两个晶片的化学成分来完成两个晶片的键合。可以使用其他的化学过程。例如，可以存在沉积在晶片上的其他类型材料，使得当两个晶片键合到一起时，使用这些接口材料的熔化温度。也可以使用本领域公知的其他键合技术。
晶片键合技术的一个优势是可以获得两个晶片之间的高密度互连，这是由于晶片通常具有非常精细的几何分辨率互连并且因此两个晶片之间的金属化在低水平上。与使用焊球(其中通常焊球的直径为100微米或者更大)的堆叠裸芯片技术相比，互连的数目受到大得多的限制。因此，使用晶片键合技术比使用堆叠裸芯片技术与互连相关联的寄生特性较低。还有，堆叠裸芯片技术使用拾取和放置过程，其中单独地放置每个裸芯片。相比而言，晶片键合技术使用批量处理，因此存在规模经济。
晶片键合技术具有若干劣势。首先，晶片键合技术要求第一晶片上的每个裸芯片的尺寸与第二晶片上的每个裸芯片尺寸相等。如果裸芯片尺寸不同，则小裸芯片要求在相邻裸芯片之间形成浪费空间以提供与针对另一晶片上的较大裸芯片的相同的间距。第二，晶片键合技术要求第一晶片与第二晶片尺寸相等。第三，两个晶片的键合将接口连接限制为两种不同的技术，第一晶片的第一技术(例如CMOS)以及第二晶片的第二技术(例如砷化镓(GaAs)或者氮化镓(GaN))。然而，第一晶片和第二晶片的面对面界面并不允许引入第三或者更多附加技术的配置。晶片键合技术的第四劣势是每个晶片上的裸芯片没有经过针对适当功能性的预测试，并且因此容易受到第一晶片和第二晶片两者的良率约束。换言之，存在与第一晶片相关联的第一缺陷密度，并且存在与第二晶片相关联的第二缺陷密度。堆叠和键合两个晶片意味着所产生的晶片堆叠具有第一晶片和第二晶片两者的累积的缺陷密度。在第一裸芯片有缺陷或者第二裸芯片有缺陷的情况下，具有来自第一晶片的第一裸芯片和来自第二晶片的第二裸芯片的裸芯片堆叠可能是有缺陷的。
如果没有满足晶片键合条件，则然后有可能单个化第一晶片的裸芯片并且使用拾取和放置技术将经单个化的第一裸芯片附着到仍然是第二晶片的部分的第二裸芯片上。拾取和放置机是用来将表面装配器件放置到印刷电路板(PCB)或者其他衬底上的机器人机器。该技术的劣势是其不是以批量模式完成的。另一个劣势是要求精确放置的应用使得高分别率、高精确度的机器人设备成为必要，以适当地将经单个化的第一裸芯片对准并且放置在第二裸芯片上。
流体自组装是这样一种过程：通过该过程将裸芯片添加到流体溶液，该流体溶液然后跨衬底分布。一种类型的流体自组装是基于形状的技术。在衬底的顶表面中形成特定形状和尺寸的凹陷。裸芯片以及相应凹陷的形状和尺寸为使得裸芯片根据特定对准落入到凹陷中从而自对准。
图1图示了具有在衬底2的顶表面6上形成的多个凹陷4的衬底2的切面侧视图。在示例性配置中，每个凹陷的切面侧的轮廓是梯形形状。在硅的情况中，梯形形状是产生具有非常精确的角度的侧壁的标准蚀刻过程的结果。如图1所示，每个梯形形状的凹陷具有从顶表面6向下移动向内变窄的侧面8。如所公知的，梯形形状的凹陷可以通过在硅晶片的表面上在适当的晶向上使用适当的蚀刻过程来形成。根据跨衬底顶表面的特定图案而形成凹陷的数目和位置。凹陷形成为使得相应形状和尺寸的裸芯片可以根据特定对准定位在凹陷内。使用已知的半导体集成电路制造技术从第二衬底制造裸芯片。一旦经单个化，裸芯片具有与衬底2中的凹陷4互补的形状和尺寸，例如与凹陷4对应的梯形截面形状和尺寸。在一些实施方式中，每个裸芯片的有源电路在梯形形状的伸长表面或者顶表面上。该多个经单个化的晶片放置在流体(通常为水)中。衬底2定位成一定角度(如图2所示)，并且具有裸芯片10的流体从成角度的衬底2倾泻向下，使得裸芯片在成角度的衬底的面上重力地向下馈入。由于衬底2上的凹陷4为梯形形状并且裸芯片10具有相同的梯形形状，以及由于凹陷4具有预定尺寸并且裸芯片10具有相应尺寸，裸芯片10仅在一个方向上适合在凹陷4内，由此将裸芯片10自组装在衬底2内。
参照图1和图2，裸芯片10仅可以以下方式落入凹陷4中：裸芯片10的底部即较窄部分定位在凹陷的底部，裸芯片的顶部即较宽部分定位在凹陷的顶部。换言之，裸芯片窄端朝下定位在凹陷中。参照图2，仅左侧的裸芯片10适当地定向以适合在凹陷4的一个凹陷内。所示出的其他两个裸芯片并未适当对准，并且因此在它们的当前对准下不能适当地落入任何凹陷4内。在流体流动中，裸芯片不断移动并且因此偏移它们的对准。再循环任何未落入衬底2上的凹陷4的裸芯片，以重新从成角度的衬底2流下。该循环可以根据期望进行多次，直到衬底2上所有凹陷4都被裸芯片10填充(如图3所示)。凹陷和裸芯片可以被配置成在z方向(顶部和底部表面)并且也在x方向和y方向上适当对准，使得裸芯片的每个特定侧与凹陷的特定侧对准。一般而言，裸芯片和凹陷制被造成具有几何形状，该几何形状允许裸芯片正确地适合在凹陷内并且适当地在凹陷内定向。
通过在自组装之前在凹陷内预施加表面处理或者通过在自组装之后向裸芯片施加固定装置(例如粘合剂、锡焊剂或者带)可以将裸芯片保持在凹陷内的适当位置。可以对组装在衬底中的裸芯片进行电连接。例如，添加焊线以将裸芯片电连接到衬底上的金属互连。
发明内容
组装过程的实施方式包括自组装或者自对准过程以适当地将多个第一裸芯片定位和对准在第一承载衬底内。第一裸芯片根据第一技术制造。然后将承载衬底与第二衬底对准，第二衬底具有在其上制造的多个第二裸芯片。第二衬底，并且因此该多个第二裸芯片，根据与第一技术不同的第二技术制造。该多个第一裸芯片被定位于在承载衬底的第一接口表面中形成的凹陷内。在一些实施方式中，使用流体自组装过程来将该多个第一裸芯片定位在凹陷中。在其他实施方式中，使用自对准拾取和放置过程。承载衬底的与第二衬底的接口表面包括第一裸芯片和第二裸芯片的有源电路。将承载衬底与第二衬底进行对准也对准了多个第一裸芯片中的每个裸芯片与多个第二裸芯片。可以将一个或者多个第一裸芯片与每个第二裸芯片对准。一旦经对准，进行晶片键合过程以将第一裸芯片键合到第二裸芯片。在晶片键合过程期间形成第一裸芯片和第二裸芯片的有源电路之间的金属互连。在一些实施方式中，一旦完成晶片键合过程，则移除承载衬底，留下键合到第二衬底的多个第二裸芯片的多个第一裸芯片。可以在多个第一裸芯片和第二衬底之上添加钝化层或者平坦化层。在其他实施方式中，将承载衬底留在适当位置以形成帽。然后切割第二衬底，并且在一些实施方式中切割承载衬底，以单个化多个第二裸芯片中的每个裸芯片。每个经单个化的第二裸芯片和键合到第二裸芯片的一个或者多个第一裸芯片形成裸芯片堆叠。
在一方面，公开了组装方法。该方法包括：将多个经单个化的器件元件组装到承载衬底上；在第二衬底上制造多个裸芯片；堆叠第二衬底和承载衬底，使得多个裸芯片面对多个器件元件；以及将多个器件元件键合到多个裸芯片，使得将至少一个器件元件键合到每个裸芯片。在一些实施方式中，该方法还包括移除承载衬底从而留下键合到多个裸芯片的多个器件元件。在一些实施方式中，多个经单个化的器件元件包括多个经单个化的裸芯片，该多个经单个化的裸芯片使用与用来制造第二衬底上的多个裸芯片的技术不同的技术制造。在一些实施方式中，多个经单个化的器件元件包括多个无源元件。
在另一方面，公开了另一种组装方法。该方法包括：将多个经单个化的第一裸芯片组装到承载衬底上；在第二衬底上制造多个第二裸芯片；堆叠第二衬底和承载衬底，使得多个第二裸芯片面对多个第一裸芯片；以及将多个第一裸芯片键合到多个第二裸芯片，使得将至少一个第一裸芯片在操作上键合到每个第二裸芯片。在一些实施方式中，将至少一个第一裸芯片在操作上键合到每个第二裸芯片形成它们之间的金属互连。在一些实施方式中，该方法还包括移除承载衬底从而留下键合到多个第二裸芯片的多个第一裸芯片。在这个实施方式中，该方法还可以包括在多个第一裸芯片之上添加帽结构，并且将该帽结构耦合到第二衬底，其中帽结构包括多个凹陷，每个凹陷与相应的一个第一裸芯片对准并且具有提供凹陷的表面和第一裸芯片之间的空隙的形状和尺寸。备选地，该方法还可以包括在多个第一裸芯片之上添加帽结构，并且将该帽结构耦合到第二衬底，其中帽结构包括多个凹陷，每个凹陷与相应的一个第一裸芯片对准并且具有与第一裸芯片匹配的形状和尺寸。在其中移除承载衬底的实施方式中，该方法还可以包括在多个键合的第一裸芯片和第二衬底之上施加绝缘层。在其中移除承载衬底的实施方式中，多个第一裸芯片的每个裸芯片可以被配置成具有金属化背表面。
在一些实施方式中，第二衬底的直径等于承载衬底的直径。在一些实施方式中，承载衬底包括在承载衬底的顶表面上形成的多个凹陷，其中每个凹陷的形状与每个经单个化的第一裸芯片的形状互补，使得每个经单个化的第一裸芯片适合在每个凹陷内。每个凹陷的形状以及每个经单个化的第一裸芯片的形状可被配置成使得每个经单个化的第一裸芯片根据特定定向适合在每个凹陷内。在一些实施方式中，耦合到第二衬底的承载衬底在多个第一裸芯片之上形成帽。在这个实施方式中，承载衬底中的多个凹陷中的每个凹陷可以具有形成在其中的一个或者多个层。在一些情况中，至少一个层包括绝缘层。在其他情况中，至少一个层包括金属化层。在一些实施方式中，多个第一裸芯片中的一个或者多个裸芯片包括在第一裸芯片面对凹陷的背侧上形成的一个或者多个层。
在一些实施方式中，承载衬底包括在承载衬底的顶表面上形成的多个凹陷，多个凹陷包括至少一组第一凹陷和一组第二凹陷，每个第一凹陷的第一形状与每个经单个化的第一裸芯片的形状互补，使得每个经单个化的第一裸芯片适合在每个第一凹陷内，并且每个第二凹陷的第二形状与多个经单个化的第三裸芯片的每个裸芯片的形状互补，使得每个经单个化的第三裸芯片适合在每个第二凹陷内。在这个实施方式中，该方法还可以包括将多个经单个化的第三裸芯片组装到承载衬底上；以及将多个第三裸芯片键合到多个第二裸芯片，使得将至少一个第三裸芯片键合到每个第二裸芯片。在一些情况中，可以将多个经单个化的第一裸芯片和多个经单个化的第三裸芯片同时地组装到承载衬底上。在其他情况中，首先将多个经单个化的第一裸芯片组装到承载衬底上，接着将多个经单个化的第三裸芯片组装到承载衬底上。
在一些实施方式中，该方法还包括将多个经单个化的第三裸芯片组装到第二承载衬底上；堆叠第二衬底和第二承载衬底，使得多个第二裸芯片面对多个第三裸芯片；以及将多个第三裸芯片键合到多个第二裸芯片，使得将至少一个第三裸芯片键合到每个第二裸芯片。在这个实施方式中，第二承载衬底可以包括在第二承载衬底的顶表面上形成的多个凹陷，多个凹陷包括至少一组第一凹陷和一组第二凹陷，每个第一凹陷的第一形状与每个第一裸芯片的形状互补，使得当堆叠第二承载衬底和第二衬底时，键合到第二衬底的每个第一裸芯片适合在每个第一凹陷内，并且每个第二凹陷的第二形状与多个经单个化的第三裸芯片的每个裸芯片的形状互补，使得在将多个经单个化的第三裸芯片组装到第二承载衬底期间，每个经单个化的第三裸芯片适合在每个第二凹陷内。
在一些实施方式中，将多个第一裸芯片键合到多个第二裸芯片在适当对准的第一裸芯片和第二裸芯片之间形成三维金属互连。在一些实施方式中，该方法还包括在将多个经单个化的第一裸芯片组装到承载衬底上之前，对多个经单个化的第一裸芯片进行测试。在一些实施方式中，该方法还包括使用第一技术在第一衬底上制造多个第一裸芯片；以及单个化多个第一裸芯片中的每个裸芯片以形成多个经单个化的第一裸芯片。在一些实施方式中，多个第二裸芯片是使用与第一技术不同的第二技术制造的。在这个实施方式中，可在第二衬底的第一侧上制造多个第二裸芯片，并且该方法进一步包括在第二衬底的第二侧上形成多个第二凹陷。在这个实施方式中，该方法还可以包括将多个经单个化的第三裸芯片组装到第二衬底上的多个第二凹陷中。在这个实施方式中，该方法还可以包括使用第三技术在第三衬底上制造多个第三裸芯片；以及单个化多个第三裸芯片中的每个裸芯片以形成多个经单个化的第三裸芯片。在这个实施方式中，第三技术可以与第一技术和第二技术不同。在这个实施方式中，该方法还可以包括形成从第一侧到第二侧穿过第二衬底的多个穿孔。在这个实施方式中，该方法还可以包括将多个焊球添加到第二衬底的第二侧，其中每个焊球耦合到多个穿孔中的一个穿孔。每个第三裸芯片可以经由至少一个穿孔电耦合到第二衬底的第一侧。该方法还可以包括将多个经单个化的第一裸芯片组装到第二衬底上的多个第二凹陷中。该方法还可以包括将多个无源元件组装到第二衬底上的多个第二凹陷中。在一些实施方式中，第二衬底中的多个第二凹陷中的每个凹陷具有形成在其中的一个或者多个层。在一些情况中，至少一个层包括绝缘层。在其他情况中，至少一个层包括金属化层。在一些实施方式中，多个第三裸芯片中的一个或者多个裸芯片包括在第三裸芯片面对凹陷的背侧上形成的一个或者多个层。
在一些实施方式中，第一衬底具有第一直径，并且第二衬底具有第二直径，第一直径与第二直径不同。在其他实施方式中，第一衬底具有第一直径，并且第二衬底具有第二直径，第一直径与第二直径相等。在一些实施方式中，第一衬底具有第一形状因子，并且第二衬底具有第二形状因子，第一形状因子与第二形状因子不同。在其他实施方式中，第一衬底具有第一形状因子，并且第二衬底具有第二形状因子，第一形状因子与第二形状因子相等。在一些实施方式中，将至少一个第一裸芯片键合到相应的一个第二裸芯片在至少一个第一裸芯片和相应的一个第二裸芯片之间形成互连。在一些实施方式中，多个第一裸芯片的每个裸芯片的尺寸与多个第二裸芯片的每个裸芯片的尺寸不同。在一些实施方式中，该方法还包括切割第二衬底以形成经单个化的裸芯片堆叠，每个经单个化的裸芯片堆叠包括多个第二裸芯片中的一个裸芯片和键合到该一个第二裸芯片的至少一个第一裸芯片。在一些实施方式中，根据第一裸芯片图案将多个第一裸芯片组装到承载衬底上，使得当堆叠承载衬底和第二衬底时，至少一个第一裸芯片与多个第二裸芯片中的每个裸芯片对准。在一些实施方式中，将多个经单个化的第一裸芯片组装到承载衬底上包括流体自组装过程。在一些实施方式中，将多个经单个化的第一裸芯片组装到承载衬底上包括自对准拾取和放置过程。在一些实施方式中，该方法还包括在将多个第一裸芯片键合到多个第二裸芯片之前，在多个第一裸芯片的顶表面和承载衬底的顶表面上形成重分布层。在一些实施方式中，该方法还包括在将多个第一裸芯片键合到多个第二裸芯片之前，在多个第一裸芯片的顶表面和承载衬底的顶表面上形成平坦化层，其中平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
在又一方面，公开了另一种组装方法。该方法包括：使用第一技术在第一衬底上制造多个第一裸芯片，其中第一衬底具有第一形状因子；单个化多个第一裸芯片的每个裸芯片以形成多个经单个化的第一裸芯片；将多个经单个化的第一裸芯片组装到承载衬底上；使用与第一技术不同的第二技术在第二衬底上制造多个第二裸芯片，其中第二衬底具有与第一形状因子不同的第二形状因子，并且第二形状因子与承载衬底的形状因子相同；堆叠第二衬底和承载衬底，使得多个第二裸芯片面对多个第一裸芯片；以及将多个第一裸芯片键合到多个第二裸芯片，使得将至少一个第一裸芯片键合到每个第二裸芯片。
在另一方面，一种组装方法包括提供多个经单个化的第一裸芯片；制造承载衬底，该承载衬底包括在承载衬底的第一表面上形成的多个倾斜的凹陷，其中每个凹陷成形为基本上与经单个化的第一裸芯片的形状相同；以及使用自对准拾取和放置过程将多个经单个化的第一裸芯片之一组装到所述承载衬底的多个凹陷的每个凹陷中，其中经单个化的第一裸芯片的形状和倾斜的凹陷的形状使得经单个化的第一裸芯片能够自对准到凹陷内。在一些实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的顶表面上形成重分布层。在其他实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的顶表面上形成平坦化层，其中平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
在又一方面，一种组装方法包括提供多个经单个化的第一裸芯片；制造承载衬底，该承载衬底包括在承载衬底的第一表面上形成的多个凹陷，其中承载衬底中的多个凹陷中的每个凹陷具有形成在其中的一个或者多个层；以及将多个经单个化的第一裸芯片之一组装到所述承载衬底的多个凹陷的每个凹陷中。在一些实施方式中，至少一个层包括绝缘层。在一些实施方式中，至少一个层包括金属化层。在一些实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的顶表面上形成重分布层。在其他实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的顶表面上形成平坦化层，其中平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
在另一方面，一种组装方法包括：制造多个经单个化的第一裸芯片，其中多个第一裸芯片中的每个裸芯片包括在第一裸芯片的背侧上形成的一个或者多个层；制造承载衬底，承载衬底包括在承载衬底的第一表面上形成的多个凹陷；以及将多个经单个化的第一裸芯片之一组装到所述承载衬底的多个凹陷的每个凹陷中，使得第一裸芯片的背侧面对凹陷。在一些实施方式中，至少一个层包括绝缘层。在一些实施方式中，至少一个层包括金属化层。在一些实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的顶表面上形成重分布层。在其他实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的顶表面上形成平坦化层，其中平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
在又一方面，一种组装方法包括：将多个经单个化的第一裸芯片组装到承载衬底的第一侧上；在第二衬底上制造一个或者多个功率晶体管，其中第二衬底具有有源电路第一侧和与第一侧相对的第二侧；堆叠第二衬底和承载衬底，使得第二衬底的第二侧面对承载衬底的第二侧；以及将承载衬底的第二侧耦合到第二衬底的第二侧。在一些实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的第一侧上形成重分布层。在其他实施方式中，该方法还包括在多个第一裸芯片的顶表面和承载衬底的第一侧上形成平坦化层，其中平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。在一些实施方式中，该方法还包括将第二衬底的第一侧装配到引线框。
附图说明
图1图示了具有形成在衬底的顶表面上的多个凹陷的衬底的切面侧视图。
图2图示了图1的衬底经历流体自组装过程。
图3图示了图1和图2的衬底在完成流体自组装过程之后。
图4图示了示例性承载衬底在进行自组装过程之后的切面侧视图。
图5图示了示例性第二衬底在制造了多个第二裸芯片之后的切面侧视图。
图6图示了图4的承载衬底在图5的第二衬底的顶部上的对准。
图7图示了图6的组件在已经进行了晶片键合过程和已经移除了承载衬底之后。
图8图示了配置成具有容纳不同类型裸芯片的不同形状和/或尺寸的凹陷的示例性混合裸芯片类型承载衬底的一部分的切面侧视图。
图9图示了图7的键合的堆叠的切面侧视图，其中在第二衬底的、与第二裸芯片和键合的第一裸芯片相对的侧上组装附加裸芯片。
图10图示了图9的键合的堆叠包含平坦化的绝缘层的切面侧视图。
图11图示了根据一个实施方式的、经改造的图4的承载衬底的切面侧视图。
图12图示了根据另一个实施方式、经改造的图4的承载衬底的切面侧视图。
图13图示了图4的组装的承载衬底，包括平坦化的钝化层和金属互连。
图14图示了图4的组装的承载衬底，包括跨每个第一裸芯片的表面和承载衬底的表面添加的再分布层。
图15图示了使用拾取和放置技术的承载衬底的组装过程。
具体实施方式
本发明的实施方式涉及组装过程。本领域普通技术人员将会认识到，组装过程的以下详细描述仅为示例性的并且并不旨在以任何方式进行限制。组装过程的其他实施方式很容易地将它们本身向具有本公开的益处的技术人员暗示。
现在将对如附随附图所图示的组装过程的实现方式进行详细参考。在通篇的附图和以下详细描述中，将使用相同的参考标记指代相同或者相似的部件。为了清楚起见，并未示出和描述这里描述的实现方式的所有常规特征。当然，将会理解，在任何这样的真实实现的开发中，为了实现开发者的特定目标(例如与应用或者商业相关的约束相符合)很可能进行各种特定于实现的决策，并且这些特定目标可以从一个实现方式到另一个实现方式变化，并且从一个开发者到另一个开发者变化。另外，将会理解，这样的开发努力可能是复杂并且耗时的，但是对具有本公开的益处的本领域普通技术人员来说将仅是常规的设计任务。
组装过程的实施方式包括用于将多个第一裸芯片与承载衬底适当定位并且对准的组装过程。第一裸芯片是根据第一技术制造的。然后将承载衬底与第二衬底对准，第二衬底具有在其上制造的多个第二裸芯片。第二衬底，并且因此多个第二裸芯片，是根据与第一技术不同的第二技术制造的。将多个第一裸芯片定位在形成在承载衬底的第一接口表面中的凹陷内。优选地，将承载衬底的第一接口表面中的凹陷轮廓构造成仅在一个方向上接受裸芯片。承载衬底和第二衬底的接口表面包括第一裸芯片和第二裸芯片的有源电路。将承载衬底对准到第二衬底。该步骤还将多个第一裸芯片中的每个裸芯片与多个第二裸芯片对准。可以将一个或者多个裸芯片与每个第二裸芯片对准。一旦经对准，进行晶片键合过程以将第一裸芯片键合到第二裸芯片。在晶片键合期间形成第一裸芯片的有源电路和第二裸芯片的有源电路之间的金属互连。在一些实施方式中，一旦完成晶片键合过程，则移除承载衬底，留下键合到第二衬底的多个第二裸芯片上的多个第一裸芯片。可以在多个第一裸芯片和第二衬底之上添加钝化层或者平坦化层。在其他实施方式中，将承载衬底留在适当位置以形成帽。然后切割第二衬底以单个化多个第二裸芯片中的每个裸芯片。每个经单个化的第二裸芯片与键合到第二裸芯片的一个或者多个第一裸芯片形成裸芯片堆叠。
一般而言，组装过程的目标是使用组装技术和晶片键合技术将具有第一形状因子的第一衬底耦合到具有不同于第一形状因子的第二形状因子的第二衬底。组装过程目标还包括耦合具有多个全异的裸芯片类型(例如不同裸芯片制造技术、不同裸芯片类型，和/或不同裸芯片尺寸)的多个裸芯片。使用第一衬底来制造多个第一裸芯片。将多个第一裸芯片单个化然后自组装到承载衬底中。承载衬底具有与第二衬底相同的形状因子。在第二衬底上制造多个第二裸芯片。在一些实施方式中，承载衬底被使用作为中间体，其中可以使用具有第一形状因子(例如6英寸直径晶片)的第一技术(例如GaAs(砷化镓)技术)制造多个第一裸芯片，并且然后将多个第一裸芯片组装到具有第二形状因子的承载衬底(例如8英寸直径晶片)上。然后在具有第二形状因子的承载衬底和也具有第二形状因子(例如8英寸直径晶片)的第二衬底上执行晶片键合过程，其中可以使用第二技术(例如CMOS(互补氧化物金属半导体)技术)在第二衬底上制造多个第二裸芯片。以这种方式，可以将使用不同类型技术和不同形状因子制造的裸芯片组装在一起。在该情况中，第一形状因子与第二形状因子不同。在其他实施方式中，第一形状因子与第二形状因子相同。例如，第一衬底的直径与第二衬底的直径相同。在封装阶段，而不是在晶片制造阶段实现这样的组装。这些裸芯片也被组装成具有高密度的互连。
组装过程将承载衬底使用作为中间机制，该中间机制用于将多个第一裸芯片暂时保持在期望的位置和期望的定向以用于与具有多个第二裸芯片的第二衬底配对。在一些实施方式中，承载衬底是用于暂时保持多个第一裸芯片的中间机制。在其他实施方式中，承载衬底作为最终封装体的一部分而保留。使用组装步骤来将多个第一裸芯片定位在承载衬底上。在一些实施方式中，使用基于形状的流体自组装过程。在其他实施方式中，可以使用非流体自组装过程。例如，可以改造基于形状的流体自组装技术，使得经单个化的第一裸芯片在要位于凹陷底部的表面上，例如在经单个化的第一裸芯片的“背”侧上被磁材料(例如铁薄层)覆盖。磁材料在某一方向上磁化使得当施加磁场时，裸芯片将它们本身适当地定向。继而使用磁体来将经单个化的第一裸芯片跨承载衬底的顶表面移动，与承载经单个化的裸芯片的流体相似。磁体可以定位在承载衬底之上或者之下，并且磁体一直移动直到承载衬底内的所有凹陷已经被经单个化的第一裸芯片填充。移动磁体是可选的，尤其是当这与流体自组装组合时。备选地，每个经单个化的第一裸芯片具有在特定方向上磁化的磁涂层，并且在流体自组装过程期间施加磁场以确保第一裸芯片相对于凹陷的适当定向。另一种不使用流体的自组装技术是摇动技术，其中经单个化的第一裸芯片定位在承载衬底的顶表面上，并且摇动(例如通过超声换能器)承载衬底，从而将经单个化的第一裸芯片摇动到凹陷中。
在一些实施方式中，使用自对准拾取和放置技术来将多个第一裸芯片定位在承载衬底的凹陷内。图15图示了使用拾取和放置技术的、承载衬底的组装过程。承载衬底102包括多个凹陷104。使用拾取和放置机200将第一裸芯片110定位在凹陷104的每个凹陷内。通过使用与承载衬底102中的凹陷104的尺寸和形状相关联的基于形状的技术，拾取和放置机200将第一裸芯片放置在凹陷之上。由于凹陷的形状，将第一裸芯片投入凹陷允许第一裸芯片精确地自对准在凹陷内。在一些实施方式中，凹陷具有向内倾斜的侧面。将第一裸芯片定位成与凹陷足够接近，以使得第一裸芯片能够滑入凹陷。凹陷的倾斜边缘适当地将第一裸芯片导入适当位置。与常规技术相比，拾取和放置机的位置精确性降低了，这是因为不需要由拾取和放置机将第一裸芯片精确地对准和定位。降低拾取和放置机所要求的位置精确性还增加了填充承载衬底中的所有凹陷的组装速度。一般而言，拾取和放置机不需要与常规和拾取放置机一样精确或者也不需要花费与常规拾取和放置机所花费的一样多的时间来放置每个第一裸芯片。
图4图示了示例性承载衬底在执行组装步骤之后的切面侧视图。承载衬底102包括多个凹陷104。第一裸芯片110定位在凹陷104的每个凹陷内。在这个示例性配置中，每个凹陷104成形为相同形状，并且第一裸芯片110中的每个裸芯片成形为相同形状并且为相同类型，例如所有裸芯片110都是使用第一技术制造的。在这个示例性配置中，当将第一裸芯片110定位在凹陷104内时，每个第一裸芯片110的顶表面112与承载衬底的顶表面106共面。在其他配置中，凹陷和第一裸芯片被配置成使得第一裸芯片的顶表面延伸到承载衬底的顶表面之上。在示例性应用中，多个第一裸芯片由在6英寸直径晶片上制造的GaAs制成，并且承载衬底具有8英寸直径。
为了确定是否承载衬底内的所有凹陷已经被第一裸芯片填充，周期性地进行检查。优选地，该检查为光学检查。该检查可以是人工的或者自动化的。如果确定一个或者多个凹陷保持空，则然后继续组装步骤。如果确定填充了所有凹陷，则然后停止组装步骤。
存在不同机制以将第一裸芯片维持在承载衬底的凹陷内的适当位置。一种机制是裸芯片和凹陷的侧壁之间的力(称作范德华力(VanDer Waals force))，该力是所有材料固有的。除了侧壁，凹陷的底部也可以提供粘合性范德华力。另一种机制可以是在凹陷内施加弱粘合剂，使得当第一裸芯片在组装期间落入到凹陷中时，粘合剂将第一裸芯片维持在凹陷内。应当理解，可以使用其他传统机制以将第一裸芯片维持在凹陷内。用来将第一裸芯片保持在凹陷内的机制必须能够在后续处理步骤期间被克服，以允许将第一裸芯片从凹陷中移除。
使用组装过程，将在具有第一形状因子(例如直径6英寸)的第一衬底上制造的第一裸芯片转移到具有第二形状因子(例如8英寸直径，与第一形状因子不同)的承载衬底上。备选地，第一形状因子可以与第二形状因子相同。承载衬底的形状因子与第一裸芯片后续将要连接到的第二衬底的形状因子相同。
将第二衬底制造成具有多个第二裸芯片，优选地该多个第二裸芯片在尺寸上比在第一衬底上制造的第一裸芯片大。图5图示了示例性第二衬底120在制造了多个第二裸芯片122之后的切面侧视图。使用与用来制造第一裸芯片的第一技术不同的第二技术(例如CMOS)来制造第二裸芯片。同时，第二裸芯片的尺寸比第一裸芯片的尺寸大。例如，GaAs第一裸芯片边为50密耳(mil)，并且CMOS第二裸芯片边为200密耳。
然后对包括组装的第一裸芯片的承载衬底和包括制造的第二裸芯片的第二衬底进行对准。在一些实施方式中，第二衬底120定位成使得表面126面朝上，并且因此每个第二裸芯片122的暴露表面面朝上。将承载衬底102翻转成倒置，使得表面106翻转朝下面对第二衬底的表面126。保持机制足够在倒置配置中将第一裸芯片维持在承载衬底的凹陷内。图6图示了图4的承载衬底102在图5的第二衬底120的顶部上的对准。在其他实施方式中，承载衬底102定位成使得表面106面朝上，并且因此每个第一裸芯片110的暴露表面112面朝上。在该情况中，将第二衬底120翻转成倒置，使得表面126翻转向下面对承载衬底102的表面106。在这些情况下，重力也有助于将裸芯片110维持在承载衬底102中。
在一些实施方式中，通过光学对准设备(例如红外照相机)将包括组装的第一裸芯片的承载衬底和包括第二裸芯片的第二衬底进行对准以用于键合，该光学对准设备“看”透两个衬底以将它们适当地相互对准。这样的光学对准设备和光学对准过程是本领域所公知的。
一旦经对准，每个第一裸芯片110的表面112面对第二衬底120的表面126，并且因此面对每个第二裸芯片122的表面。由于承载衬底和第二衬底各自具有相同的形状因子，对准这两个衬底是简单地将两个衬底的周界进行对准的问题。在一些实施方式中，承载衬底中的凹陷被定位成使得一个组装的第一裸芯片与第二衬底上的一个第二裸芯片对准。也可以考虑其他配置，并且以下将详细讨论。
然后在包括组装的第一裸芯片的承载衬底和包括制造的第二裸芯片的第二衬底之间执行晶片键合过程。晶片键合过程在每个键合的第一裸芯片和第二裸芯片之间产生密集互连。应当理解，常规晶片键合技术考虑与形成互连相关的各种细节，例如所使用的特定化学过程以及所使用的必要的高度和余隙。这些技术的细节是特定于应用的，并且因此依赖于将要键合的裸芯片的类型和特性而变化。晶片键合过程部分地通过将两个衬底按压在一起并施加热来进行。在一些实施方式中，在第二衬底上，在第二裸芯片之间的空间中，可能存在阻止第二衬底上的空间与承载衬底的相应表面键合的突起。在一些实施方式中，可以不干扰金属互连的方式在两个晶片之间施加粘合涂层。这确保仅键合第一裸芯片和第二裸芯片的接口表面，而同时剩余的表面未键合。在其他实施方式中，第一裸芯片的暴露表面和承载衬底的顶表面不是平坦的，第一裸芯片稍微延伸到承载衬底的顶表面之上。当承载衬底中的第一裸芯片与第二衬底中的第二裸芯片接触时，该配置提供了承载衬底的顶表面与第二衬底的顶表面之间的空隙(gap)。
在一些实施方式中，将第一裸芯片保持在承载衬底的凹陷内的任何力都小于第一裸芯片和第二裸芯片之间的键合力。这样，可以移除承载衬底，而留下键合到第二衬底的第二裸芯片的第一裸芯片。图7图示了在已经执行了晶片键合过程和已经移除了承载衬底之后的图6的组件。在一些实施方式中，每个第一裸芯片具有金属化的背表面。在其他实施方式中，背表面具有氧化物层。在其中使用粘合剂将第一裸芯片保持在承载衬底的凹陷内的一些实施方式中，在移除承载衬底之前，可以施加溶剂从而弱化粘合剂并且允许移除承载衬底。然后切割第二衬底以单个化每个第二裸芯片以及键合到经单个化的第二裸芯片上的相应第一裸芯片，从而形成多个经单个化的裸芯片堆叠。在一些实施方式中，在单个化裸芯片堆叠之前，在第二衬底的前表面以及键合到该前表面的多个第一裸芯片之上形成钝化层或者平坦化层，例如图7中的层140。可以将这个层的顶部表面金属化。在其他实施方式中，将键合到第二衬底的多个第一裸芯片保留成暴露的，并且可以将第一裸芯片的暴露的背表面金属化。
所产生的经单个化的裸芯片堆叠具有键合到第二裸芯片的第一裸芯片，第一裸芯片由第一材料/技术制成，而第二裸芯片由与第一材料/技术不同的第二材料/技术制成。另外，在键合的第一裸芯片和第二裸芯片之间存在高密度互连。伴随高密度互连而来的是低寄生效应。整个装置的性能被寄生效应所限制。较低的寄生效应对于例如CMOS器件和双极、GaAs或者GaN器件这些高速器件的配对中尤其有用。常规的并排或者堆叠裸芯片技术比使用该组装过程组装而成的器件更加受到寄生效应的限制。另外地，组装过程使得能够配对不同衬底/晶片尺寸。将来自不同晶片尺寸的裸芯片互连允许比较便宜的晶片类型(例如由硅制成的第二晶片)可以继续增大尺寸(例如12英寸直径)，而同时使得较昂贵晶片类型(例如GaAs或者GaN)保持较小尺寸(例如6英寸或者8英寸直径)。
在进行组装步骤之前，对多个第一裸芯片进行测试以使得仅具有正确功能的第一裸芯片被组装到承载衬底上。然而，仍然是未切割的第二衬底的部分的第二裸芯片受到良率限制。这是当将承载衬底的多个第一裸芯片键合到第二衬底上的多个第二裸芯片时使用晶片键合技术的劣势。在常规晶片键合中，第一晶片上的裸芯片与第二晶片上的裸芯片都不进行测试，并且因此遭受被键合的两个晶片的累积的缺陷密度的危害。相比而言，组装过程并不遭受累积的缺陷密度的危害，这是由于在组装步骤和后续晶片键合步骤之前，已经单个化了第一裸芯片并对第一裸芯片进行了预测试。使用组装过程，仅第二衬底对所产生的裸芯片堆叠的缺陷密度有贡献。因此，与常规晶片键合过程相比，组装过程降低了裸芯片堆叠的缺陷密度。
可以扩展组装过程以提供附加的连接性。在一些实施方式中，第二裸芯片的尺寸比第一裸芯片的尺寸大。在该情况中，当键合到一起时，第一裸芯片仅覆盖第二裸芯片的一部分。例如，第一裸芯片的边为50密耳，并且第二裸芯片的边为200密耳。在这个示例性情况中，组装过程使得能够在不必使第一裸芯片具有200密耳的边的情况下，配对第一裸芯片和第二裸芯片。组装过程提供多个第一裸芯片到多个第二裸芯片上的转变，而同时在每个第一裸芯片的键合位置之间中存在空隙。可以将这些空隙使用作为针对其他裸芯片的键合位置。在切割第二衬底以及单个化第二裸芯片之前，可以使用第二裸芯片剩余的未覆盖表面区域来键合到一个或者多个其他裸芯片，这取决于未覆盖表面区域的尺寸以及其他裸芯片的接口表面区域。其他裸芯片可以是一个或者多个附加的第一裸芯片，使得将多个第一裸芯片键合到单个第二裸芯片，并且/或者其他裸芯片可以是各自使用与第一裸芯片或者第二裸芯片不同的技术(例如第三、第四、第五技术等)制造的第三、第四、第五等裸芯片。键合到第二裸芯片的其他裸芯片的数目仅由第二裸芯片的表面区域和其他裸芯片的表面区域所限制。
可改造组装步骤以容纳多个裸芯片到单个第二裸芯片的键合。在一些实施方式中，承载衬底被配置成具有凹陷图案，该凹陷图案具有两个或者更多凹陷与第二衬底上的每个第二裸芯片对准。这些凹陷的尺寸、形状和位置被配置成用于容纳将要键合到第二裸芯片的裸芯片的期望位置和期望类型。例如，当两个第一裸芯片将要键合到单个第二裸芯片时，则凹陷图案被配置成每个第二裸芯片两个凹陷，并且两个凹陷中的每个凹陷被配置成用于容纳第一裸芯片。当第一裸芯片和第三裸芯片将要键合到单个第二裸芯片时，凹陷图案被配置成每个第二裸芯片两个凹陷，并且两个凹陷中的一个凹陷被配置成用于容纳第一裸芯片并且两个凹陷中的另一凹陷被配置成用于容纳第三裸芯片。在这个实施方式中，使用单个承载衬底，其中承载衬底具有针对不同裸芯片类型而配置的凹陷(针对每个裸芯片类型的凹陷成形为不同形状)。图8图示了配置成具有分别容纳裸芯片260和裸芯片280等不同类型裸芯片的不同形状和/或尺寸的凹陷220和凹陷240的示例性混合裸芯片类型承载衬底200的部分的切面侧视图。图8中示出的承载衬底200的部分与第二衬底上的单个第二裸芯片对应。
在一些实施方式中，可以使用流体自组装过程连续地组装每个不同裸芯片类型，首先将一种裸芯片类型自组装到混合类型衬底中的适当凹陷中，然后组装第二裸芯片类型，等等。在这个情况中，首先自组装具有最大相应凹陷的裸芯片类型，以便防止具有相应较小凹陷的裸芯片类型不适当地落入用于其他裸芯片类型的较大凹陷中。备选地，可以使用混合在流过混合类型承载衬底的单个流体混合物中的多个不同裸芯片类型来同时地进行自组装过程。使用这个方法，不同裸芯片类型以及在混合类型承载衬底中的相应凹陷的尺寸和形状必须被配置成阻止不同类型的裸芯片适合到错误凹陷中。应当理解，也考虑了用于将多个裸芯片类型组装到单个混合类型的承载衬底中的备选方法，例如自对准拾取和放置技术。
在其他实施方式中，使用多个不同的承载衬底。如以上描述使用第一承载衬底(例如承载衬底102)以将多个第一裸芯片组装在第一承载衬底内，并且然后将第一裸芯片键合到第二衬底上的第二裸芯片上。然后使用配置成具有将要被第三裸芯片填充的凹陷的第二承载衬底进行另一组装步骤。在该第二承载衬底上的凹陷的图案与第二晶片上的第二裸芯片的未覆盖部分对准。在这个情况中，第二承载衬底也被配置成具有布置成图案的多个第一裸芯片凹陷，该图案与键合到第二晶片的多个第一裸芯片的图案匹配。第一裸芯片凹陷中的每个凹陷具有的尺寸和形状使得当第二承载衬底键合到第二衬底时键合在第二衬底上的第一裸芯片能够适合在第一裸芯片凹陷内。这使得组装在第二承载衬底上的多个第三裸芯片能够与第二衬底上的多个第二裸芯片的未覆盖部分接触。可以使用附加的承载衬底以类似地将其他裸芯片类型组装和键合到第二衬底。一般而言，组装过程可以使用一个或者多个不同配置的承载衬底，以将相同类型的多个裸芯片或者不同裸芯片类型的多个裸芯片键合到第二衬底上的每个第二裸芯片。
可以进一步扩展组装过程以提供附加的连接性。可以在第二衬底的、与多个第二裸芯片相对的侧上形成多个第二凹陷。在制造多个第二裸芯片之前、期间或者之后，作为独立处理步骤而形成多个第二凹陷。可以进行另一组装步骤，借此裸芯片可以被组装到第二凹陷内。这个组装步骤可以在第一裸芯片被键合到第二裸芯片之前或者之后进行。组装到第二凹陷中的裸芯片可以是与第一裸芯片和/或者第二裸芯片相同或者不同的技术。第二凹陷可以根据期望的芯片几何形状来进行配置。图9图示了图7的键合的堆叠的切面侧视图，其中在第二衬底的、与第二裸芯片122和键合的第一裸芯片110相对的侧上组装了附加裸芯片132。在第二衬底120的背侧表面123中形成多个第二凹陷134。以与将第一裸芯片110组装到承载衬底102中类似的方式(图4)将裸芯片132组装到第二凹陷134中。
另外，可以在第二衬底120内形成硅穿孔(TSV)136，以提供第二衬底120的前表面121上的器件(例如第二裸芯片122或者键合的第一裸芯片110)与第二衬底120的背表面123上的器件(例如组装在第二凹陷134中的裸芯片132)之间的连接。TSV也可以电耦合到第二衬底120的表面121或者表面123上的任何其他互连。可以在表面121上形成金属互连以将TVS 136耦合到第二裸芯片122和/或者第一裸芯片110。类似地，可以在表面123上形成金属互连以将TVS 136耦合到第二裸芯片132。TSV同时充当电互连和用于经由焊球138将热从第二裸芯片122和/或者第一裸芯片110转移到印刷电路板的热传导机制这二者。
虽然在前侧表面121上的每个第一裸芯片110被示出为与背侧表面123上的裸芯片132中的一个对准，但是这仅是示例性的配置。多个第一裸芯片110的图案和尺寸、多个裸芯片132的图案和尺寸以及它们相对彼此的位置关系可以基于应用而改变。
在一些实施方式中，焊球附着到TSV的端点处，例如图9中的焊球138。焊球可以被用来将裸芯片堆叠耦合到印刷电路板或者测试设备。备选地，焊球经由表面123上的金属互连耦合到TSV的端点。在其他实施方式中，表面123包括可以使用常规技术外合(bond out)的金属化图案。
在一些实施方式中，将绝缘材料层施加在第二衬底的前表面以及键合到该前表面的多个第一裸芯片之上。然后将这个绝缘材料平坦化。图10图示了图9的键合的堆叠包含施加在第一裸芯片110和表面121之上的平坦化的绝缘层140的切面侧视图。在一些实施方式中，平坦化的表面可以被图案化、被蚀刻以及被金属化，以形成与第一裸芯片的垂直和/或者横向金属互连。在一些实施方式中，并不施加绝缘层。替代地，每个第一裸芯片具有金属化的背表面。可以将电引线连接到金属化的背表面。
切割键合的堆叠以形成单个化的裸芯片堆叠。例如，在图10中沿着线A示出了部分切割。切割形成裸芯片堆叠142。在图10的示例性配置中，每个裸芯片堆叠142包括三个裸芯片，即第一裸芯片110、第二裸芯片122以及裸芯片132。当每个裸芯片堆叠包括平坦化的表面以及在相对表面上的一个或者多个焊球时，通过将裸芯片堆叠倒置放置在平坦表面上并且对一个或者多个焊球应用测试探针，可以容易地对裸芯片堆叠进行测试。
在又一些实施方式中，可以使用帽而不是绝缘层(例如图7中的绝缘层140)。帽可以被配置成具有与键合到第二衬底的多个第一裸芯片对准的凹陷。在一些配置中，帽凹陷成形为与第一裸芯片的形状匹配，以便提供帽凹陷表面和第一裸芯片之间的紧密接触。在其他配置中，帽凹陷比第一裸芯片大，以便当帽耦合到第二衬底时在帽凹陷表面和第一裸芯片之间留出空隙。
在以上将组装过程描述为使用承载衬底作为用于暂时保持多个第一裸芯片的中间机制，其中在进行晶片键合过程之后移除承载衬底。在备选实施方式中，承载衬底不是用于暂时保持多个第一裸芯片的中间机制。替代地，承载衬底作为最终裸芯片封装体的部分而保留，该最终裸芯片封装体后续地被切割以形成经单个化的裸芯片堆叠。在这些实施方式中，承载衬底作为帽而保留(如图6所示)，并且在保留承载衬底的情况下进行后续过程。例如，形成与图10的结构相似的最终键合的堆叠，区别在于图10中的绝缘层140被承载衬底102所代替。
因为承载衬底作为最终封装体的部分而保留，可改造承载衬底以包括附加的结构和功能。例如，在将第一裸芯片组装到承载衬底的第一凹陷内之前，可以将第一凹陷制造成包括附加层。图11图示了经改造的图4的承载衬底的切面侧视图。承载衬底102′包括多个凹陷104′。可以使用公知的半导体制造技术添加一个或者多个层。在图11中，添加了单个附加层105。层105可以是氧化物隔离层或者金属层。图12示出将层105′和层107这两个层添加到每个凹陷104″。在示例性配置中，层105′是金属层并且层107是氧化物层。包括层105的凹陷104′或者包括105′和层107的凹陷104″的最终形状被配置成根据以上描述的组装过程接受第一裸芯片或者其他裸芯片。在一些实施方式中，承载衬底和凹陷并不被改造来包括一个或者多个附加层，而是相反在将第一裸芯片组装到承载衬底的凹陷中之前，在第一裸芯片上形成一个或者多个附加层。在这个情况中，将凹陷成形为容纳包括一个或者多个附加层的第一裸芯片的较大形状因子。在一些实施方式中，包括凹陷中的附加层的承载衬底并不键合到第二衬底。替代地，切割承载衬底以单个化第一裸芯片或者第一裸芯片的组。在这个情况中，在切割承载衬底之前，可以在有源电路侧添加突起或者在相对侧添加突起并且使用硅穿孔将突起耦合到有源电路。通过一个或者多个附加层使能的示例性应用包括但是不限于：多裸芯片配置中的每个裸芯片的电隔离，发光源与相邻电路之间的横向光隔离，以及横向和背侧射频屏蔽。在另一示例性应用中，第一裸芯片可以是功率晶体管，该功率晶体管的第一端子耦合到金属化层，该金属化层耦合到凹陷内的裸芯片的背侧(例如图12中的金属化层105′)，并且一个或者多个源极端子耦合到裸芯片的顶侧(有源电路)。氧化物层(例如图12中的氧化物层107)形成在金属化层和承载衬底之间。这个配置提供了伪垂直DMOS结构。在又一示例性应用中，可以扩展功率晶体管示例，以包括横向地配置在承载衬底内的多个功率晶体管。在这个情况中，可能不存在对氧化物层或者背侧金属化层的需要。
在其中将承载衬底作为最终封装体的部分而保留的实施方式中，可以进行附加处理。例如，一旦凹陷104、凹陷104′、凹陷104″已经被第一裸芯片110填充，可以在顶表面106、顶表面106′、顶表面106″以及每个第一裸芯片110的暴露表面之上沉积钝化层以形成平坦化的表面。平坦化的表面可以被图案化、被蚀刻以及被金属化，以形成与第一裸芯片的高密度的垂直和/或者横向金属互连。图13图示了图4的组装的承载衬底102，包括平坦化的钝化层109和金属互连111。在图13的示例性配置中，金属互连111被配置作为耦合到第一裸芯片110的表面112的垂直互连。在备选配置中，如图14所示，跨第一裸芯片的表面112和承载衬底102的表面106添加包括金属互连111′的重分布层(RDL)109′。金属互连111′将互连中的一些互连或者所有互连从与第一裸芯片110一致的区域重布线(re-route)到与承载衬底102一致的区域。这个配置被称作中介层技术或者扇出结构。与第一裸芯片110的输入/输出(I/O)接口从第一裸芯片110的表面112“扇出”到承载衬底102的表面106。承载衬底顶表面被用来将连接区域扩展到第一裸芯片的有源电路。当使用的第一裸芯片被焊垫所限制时，扇出结构尤其有用。当第一裸芯片材料比承载衬底材料昂贵时，扇出结构也有用。使用较便宜的承载衬底的“基板面(real estate)”作为扇出区域比将更昂贵的第一裸芯片配置成具有扇出区域在成本上更有效。在一些实施方式中，所产生的承载衬底晶片键合到如以上描述的第二衬底。在后续晶片键合过程期间，承载衬底上的金属互连被键合到第二衬底上的多个第二裸芯片的相应金属互连。在其他实施方式中，承载衬底并不被键合到第二衬底。替代地，切割承载衬底(例如沿着图14中的虚线)以单个化第一裸芯片或者第一裸芯片的组。在这个备选配置中，在切割承载衬底之前，可以在有源电路侧添加突起或者在相对侧添加突起并且使用硅穿孔将突起耦合到有源电路。在又一些实施方式中，用功率FET晶片代替第二衬底并且承载衬底的背侧耦合到功率FET晶片。在这个配置中，组装在承载衬底中的第一裸芯片作为功率FET的控制电路起作用。通过耦合到第一裸芯片的焊线完成到功率FET的栅极连接。优选地，承载衬底的背侧耦合到功率FET晶片的背侧。
可以将与关于图11至图14描述的类似修改施加到衬底120的背侧123、形成在第二衬底120中的凹陷134以及多个第二裸芯片132。在一些实施方式中，第二衬底的背侧可以被装配到引线框以提供电连接。
作为将裸芯片放置在第二衬底的背侧上的第二凹陷中的替代，可以将磁芯定位在第二凹陷中。通过使用多个TSV以及第二衬底顶部和底部表面上的金属化，可以围绕磁芯形成环形绕组以形成变压器。适当的第一裸芯片和第二裸芯片的应用，与变压器一起提供了功率电路的元件。应当理解，第一裸芯片和第二裸芯片仅是可以使用的其他电路器件类型的代表。其他电路器件类型可以包括但是不限于快闪存储器器件或者无源元件(例如电感器)。
可以使用以上描述的各种过程步骤的各种组合。例如，不是将承载衬底的有源电路前侧键合到第二衬底的有源电路前侧，而是将承载衬底的背侧耦合到第二衬底的背侧(例如使用粘合剂)。承载衬底的有源电路前侧可以装配到引线框以提供电连接，并且第二衬底的有源电路前侧可以用来作为控制裸芯片。
已经在并入了细节的特定实施方式的方面描述了组装过程以便于对组装过程的构造与操作原理的理解。此处，对于特定实施方式及其细节的此类参考不旨在限制此处所附权利要求的范围。对于本领域技术人员易见的是，在不脱离组装过程的精神和范围的情况下，可以在所选择的用于说明的实施方式中进行修改。

Claims (76)

1.一种组装方法，包括：
a.将多个经单个化的器件元件组装到承载衬底上；
b.在第二衬底上制造多个裸芯片；
c.堆叠所述第二衬底和所述承载衬底，使得所述多个裸芯片面对所述多个器件元件；以及
d.将所述多个器件元件键合到所述多个裸芯片，使得将至少一个器件元件键合到每个裸芯片。
2.根据权利要求1所述的方法，进一步包括移除所述承载衬底，从而留下键合到所述多个裸芯片的所述多个器件元件。
3.根据权利要求1所述的方法，其中所述多个经单个化的器件元件包括多个经单个化的裸芯片，所述多个经单个化的裸芯片使用与用来制造所述第二衬底上的所述多个裸芯片的技术不同的技术制造。
4.根据权利要求1所述的方法，其中所述多个经单个化的器件元件包括多个无源元件。
5.一种组装方法，包括：
a.将多个经单个化的第一裸芯片组装到承载衬底上；
b.在第二衬底上制造多个第二裸芯片；
c.堆叠所述第二衬底和所述承载衬底，使得所述多个第二裸芯片面对所述多个第一裸芯片；以及
d.将所述多个第一裸芯片键合到所述多个第二裸芯片，使得将至少一个第一裸芯片在操作上键合到每个第二裸芯片。
6.根据权利要求5所述的方法，其中将至少一个第一裸芯片在操作上键合到每个第二裸芯片形成它们之间的金属互连。
7.根据权利要求5所述的方法，进一步包括移除所述承载衬底，从而留下键合到所述多个第二裸芯片的所述多个第一裸芯片。
8.根据权利要求7所述的方法，其中所述多个第一裸芯片中的每个裸芯片具有金属化的背表面。
9.根据权利要求7所述的方法，进一步包括在所述多个第一裸芯片之上添加帽结构，并且将所述帽结构耦合到所述第二衬底，其中所述帽结构包括多个凹陷，每个凹陷与相应的一个第一裸芯片对准并且具有提供所述凹陷的表面和所述第一裸芯片之间的空隙的形状和尺寸。
10.根据权利要求7所述的方法，进一步包括在所述多个第一裸芯片之上添加帽结构，并且将所述帽结构耦合到所述第二衬底，其中所述帽结构包括多个凹陷，每个凹陷与相应的一个第一裸芯片对准并且具有与所述第一裸芯片匹配的形状和尺寸。
11.根据权利要求7所述的方法，进一步包括在所述多个键合的第一裸芯片和所述第二衬底之上施加绝缘层。
12.根据权利要求5所述的方法，其中所述第二衬底的直径等于所述承载衬底的直径。
13.根据权利要求5所述的方法，其中所述承载衬底包括在所述承载衬底的顶表面上形成的多个凹陷，其中每个凹陷的形状与每个经单个化的第一裸芯片的形状互补，使得每个经单个化的第一裸芯片适合在每个凹陷内。
14.根据权利要求13所述的方法，其中每个凹陷的形状和每个经单个化的第一裸芯片的形状被配置成使得每个经单个化的第一裸芯片根据特定定向适合在每个凹陷内。
15.根据权利要求13所述的方法，其中耦合到所述第二衬底的所述承载衬底在所述多个第一裸芯片之上形成帽。
16.根据权利要求15所述的方法，其中所述承载衬底中的所述多个凹陷中的每个凹陷具有形成在其中的一个或者多个层。
17.根据权利要求16所述的方法，其中至少一个层包括绝缘层。
18.根据权利要求16所述的方法，其中至少一个层包括金属化层。
19.根据权利要求15所述的方法，其中所述多个第一裸芯片中的一个或者多个裸芯片包括在第一裸芯片面对所述凹陷的背侧上形成的一个或者多个层。
20.根据权利要求19所述的方法，其中至少一个层包括绝缘层。
21.根据权利要求19所述的方法，其中至少一个层包括金属化层。
22.根据权利要求5所述的方法，其中所述承载衬底包括在所述承载衬底的顶表面上形成的多个凹陷，所述多个凹陷包括至少一组第一凹陷和一组第二凹陷，每个第一凹陷的第一形状与每个经单个化的第一裸芯片的形状互补，使得每个经单个化的第一裸芯片适合在每个第一凹陷内，并且每个第二凹陷的第二形状与多个经单个化的第三裸芯片的每个裸芯片的形状互补，使得每个经单个化的第三裸芯片适合在每个第二凹陷内。
23.根据权利要求22所述的方法，进一步包括：
a.将所述多个经单个化的第三裸芯片组装到所述承载衬底上；以及
b.将所述多个第三裸芯片键合到所述多个第二裸芯片，使得将至少一个第三裸芯片键合到每个第二裸芯片，以形成它们之间的金属互连。
24.根据权利要求23所述的方法，其中将所述多个经单个化的第一裸芯片和所述多个经单个化的第三裸芯片同时地组装到所述承载衬底上。
25.根据权利要求23所述的方法，其中首先将所述多个经单个化的第一裸芯片组装到所述承载衬底上，接着将所述多个经单个化的第三裸芯片组装到所述承载衬底上。
26.根据权利要求13所述的方法，进一步包括：
a.将多个经单个化的第三裸芯片组装到第二承载衬底上；
b.堆叠所述第二衬底和所述第二承载衬底，使得所述多个第二裸芯片面对所述多个第三裸芯片；以及
c.将所述多个第三裸芯片键合到所述多个第二裸芯片，使得将至少一个第三裸芯片键合到每个第二裸芯片。
27.根据权利要求26所述的方法，其中所述第二承载衬底包括在所述第二承载衬底的顶表面上形成的多个凹陷，所述多个凹陷包括至少一组第一凹陷和一组第二凹陷，每个第一凹陷的第一形状与每个第一裸芯片的形状互补，使得当堆叠所述第二承载衬底和所述第二衬底时，键合到所述第二衬底的每个第一裸芯片适合在每个第一凹陷内，并且每个第二凹陷的第二形状与所述多个经单个化的第三裸芯片的每个裸芯片的形状互补，使得在将所述多个经单个化的第三裸芯片组装到所述第二承载衬底期间，每个经单个化的第三裸芯片适合在每个第二凹陷内。
28.根据权利要求5所述的方法，其中将所述多个第一裸芯片键合到所述多个第二裸芯片在适当对准的第一裸芯片和第二裸芯片之间形成三维金属互连。
29.根据权利要求5所述的方法，进一步包括在将所述多个经单个化的第一裸芯片组装到所述承载衬底上之前，对所述多个经单个化的第一裸芯片进行测试。
30.根据权利要求5所述的方法，进一步包括：
a.使用第一技术在第一衬底上制造所述多个第一裸芯片；以及
b.单个化所述多个第一裸芯片中的每个裸芯片，以形成所述多个经单个化的第一裸芯片。
31.根据权利要求30所述的方法，其中所述多个第二裸芯片是使用与所述第一技术不同的第二技术制造的。
32.根据权利要求5所述的方法，其中在所述第二衬底的第一侧上制造所述多个第二裸芯片，并且所述方法进一步包括在所述第二衬底的第二侧上形成多个第二凹陷。
33.根据权利要求32所述的方法，进一步包括将多个经单个化的第三裸芯片组装到所述第二衬底上的所述多个第二凹陷中。
34.根据权利要求33所述的方法，进一步包括：
a.使用第三技术在第三衬底上制造所述多个第三裸芯片；以及
b.单个化所述多个第三裸芯片中的每个裸芯片，以形成所述多个经单个化的第三裸芯片。
35.根据权利要求34所述的方法，其中所述第三技术与所述第一技术和所述第二技术不同。
36.根据权利要求33所述的方法，进一步包括形成从所述第一侧到所述第二侧穿过所述第二衬底的多个穿孔。
37.根据权利要求36所述的方法，进一步包括将多个焊球添加到所述第二衬底的所述第二侧，其中每个焊球耦合到所述多个穿孔中的一个穿孔。
38.根据权利要求36所述的方法，其中每个第三裸芯片经由至少一个穿孔电耦合到所述第二衬底的所述第一侧。
39.根据权利要求32所述的方法，进一步包括将多个经单个化的第一裸芯片组装到所述第二衬底上的所述多个第二凹陷中。
40.根据权利要求34所述的方法，进一步包括将多个无源元件组装到所述第二衬底上的所述多个第二凹陷中。
41.根据权利要求32所述的方法，其中所述第二衬底中的所述多个第二凹陷中的每个凹陷具有形成在其中的一个或者多个层。
42.根据权利要求41所述的方法，其中至少一个层包括绝缘层。
43.根据权利要求41所述的方法，其中至少一个层包括金属化层。
44.根据权利要求33所述的方法，其中所述多个第三裸芯片中的一个或者多个裸芯片包括在所述第三裸芯片面对所述凹陷的背侧上形成的一个或者多个层。
45.根据权利要求44所述的方法，其中至少一个层包括绝缘层。
46.根据权利要求44所述的方法，其中至少一个层包括金属化层。
47.根据权利要求30所述的方法，其中所述第一衬底具有第一直径，并且所述第二衬底具有第二直径，所述第一直径与所述第二直径不同。
48.根据权利要求30所述的方法，其中所述第一衬底具有第一直径，并且所述第二衬底具有第二直径，所述第一直径与所述第二直径相等。
49.根据权利要求30所述的方法，其中所述第一衬底具有第一形状因子，并且所述第二衬底具有第二形状因子，所述第一形状因子与所述第二形状因子不同。
50.根据权利要求30所述的方法，其中所述第一衬底具有第一形状因子，并且所述第二衬底具有第二形状因子，所述第一形状因子与所述第二形状因子相等。
51.根据权利要求5所述的方法，其中将至少一个第一裸芯片键合到相应的一个第二裸芯片在所述至少一个第一裸芯片和所述相应的一个第二裸芯片之间形成互连。
52.根据权利要求5所述的方法，其中所述多个第一裸芯片中的每个裸芯片的尺寸与所述多个第二裸芯片中的每个裸芯片的尺寸不同。
53.根据权利要求5所述的方法，进一步包括切割所述第二衬底以形成经单个化的裸芯片堆叠，每个经单个化的裸芯片堆叠包括所述多个第二裸芯片中的一个裸芯片和键合到所述一个第二裸芯片的所述至少一个第一裸芯片。
54.根据权利要求5所述的方法，其中根据第一裸芯片图案将所述多个第一裸芯片组装到所述承载衬底上，使得当堆叠所述承载衬底和所述第二衬底时，至少一个第一裸芯片与所述多个第二裸芯片中的每个裸芯片对准。
55.根据权利要求5所述的方法，其中将所述多个经单个化的第一裸芯片组装到所述承载衬底上包括流体自组装过程。
56.根据权利要求5所述的方法，其中将所述多个经单个化的第一裸芯片组装到所述承载衬底上包括自对准拾取和放置过程。
57.根据权利要求5所述的方法，进一步包括在将所述多个第一裸芯片键合到所述多个第二裸芯片之前，在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成重分布层。
58.根据权利要求5所述的方法，进一步包括在将所述多个第一裸芯片键合到所述多个第二裸芯片之前，在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成平坦化层，其中所述平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
59.一种组装方法，包括：
a.使用第一技术在第一衬底上制造多个第一裸芯片，其中所述第一衬底具有第一形状因子；
b.单个化所述多个第一裸芯片中的每个裸芯片，以形成多个经单个化的第一裸芯片；
c.将所述多个经单个化的第一裸芯片组装到承载衬底上；
d.使用与所述第一技术不同的第二技术在第二衬底上制造多个第二裸芯片，其中所述第二衬底具有与所述第一形状因子不同的第二形状因子，并且所述第二形状因子与所述承载衬底的形状因子相同；
e.堆叠所述第二衬底和所述承载衬底，使得所述多个第二裸芯片面对所述多个第一裸芯片；以及
f.将所述多个第一裸芯片键合到所述多个第二裸芯片，使得将至少一个第一裸芯片键合到每个第二裸芯片。
60.一种组装方法，包括：
a.提供多个经单个化的第一裸芯片；
b.制造承载衬底，所述承载衬底包括在所述承载衬底的第一表面上形成的多个倾斜的凹陷，其中每个所述凹陷成形为基本上与所述经单个化的第一裸芯片的形状相同；以及
c.使用自对准拾取和放置过程，将所述多个经单个化的第一裸芯片中的一个裸芯片组装到所述承载衬底的所述多个凹陷中的每个凹陷中，其中所述经单个化的第一裸芯片的形状和所述倾斜的凹陷的形状使得所述经单个化的第一裸芯片能够自对准到所述凹陷内。
61.根据权利要求60所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成重分布层。
62.根据权利要求60所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成平坦化层，其中所述平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
63.一种组装方法，包括：
a.提供多个经单个化的第一裸芯片；
b.制造承载衬底，所述承载衬底包括在所述承载衬底的第一表面上形成的多个凹陷，其中所述承载衬底中的所述多个凹陷中的每个凹陷具有形成在其中的一个或者多个层；以及
c.将所述多个经单个化的第一裸芯片中的一个组装到所述承载衬底的所述多个凹陷中的每个凹陷中。
64.根据权利要求63所述的方法，其中至少一个层包括绝缘层。
65.根据权利要求63所述的方法，其中至少一个层包括金属化层。
66.根据权利要求63所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成重分布层。
67.根据权利要求63所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成平坦化层，其中所述平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
68.一种组装方法，包括：
a.制造多个经单个化的第一裸芯片，其中所述多个经单个化的第一裸芯片中的每个裸芯片包括在所述第一裸芯片的背侧上形成的一个或者多个层；
b.制造承载衬底，所述承载衬底包括在所述承载衬底的第一表面上形成的多个凹陷；以及
c.将所述多个经单个化的第一裸芯片中的一个组装到所述承载衬底的所述多个凹陷中的每个凹陷中，使得所述第一裸芯片的背侧面对所述凹陷。
69.根据权利要求68所述的方法，其中至少一个层包括绝缘层。
70.根据权利要求68所述的方法，其中至少一个层包括金属化层。
71.根据权利要求68所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成重分布层。
72.根据权利要求68所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的顶表面上形成平坦化层，其中所述平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
73.一种组装方法，包括：
a.将多个经单个化的第一裸芯片组装到承载衬底的第一侧上；
b.在第二衬底上制造一个或者多个功率晶体管，其中所述第二衬底包括有源电路第一侧和与所述第一侧相对的第二侧；
c.堆叠所述第二衬底和所述承载衬底，使得所述第二衬底的第二侧面对所述承载衬底的第二侧；以及
d.将所述承载衬底的第二侧耦合到所述第二衬底的第二侧。
74.根据权利要求73所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的所述第一侧上形成重分布层。
75.根据权利要求73所述的方法，进一步包括在所述多个第一裸芯片的顶表面和所述承载衬底的所述第一侧上形成平坦化层，其中所述平坦化层包括金属互连，每个第一裸芯片耦合到至少一个金属互连。
76.根据权利要求73所述的方法，进一步包括将所述第二衬底的所述第一侧装配到引线框。
CN201110153204.5A 2010-06-02 2011-06-01 用于三维金属互连技术的一般化的器件组装的使用 Active CN102270609B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/792,565 2010-06-02
US12/792,565 US8349653B2 (en) 2010-06-02 2010-06-02 Use of device assembly for a generalization of three-dimensional metal interconnect technologies

Publications (2)

Publication Number Publication Date
CN102270609A true CN102270609A (zh) 2011-12-07
CN102270609B CN102270609B (zh) 2015-11-25

Family

ID=44974057

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110153204.5A Active CN102270609B (zh) 2010-06-02 2011-06-01 用于三维金属互连技术的一般化的器件组装的使用

Country Status (4)

Country Link
US (2) US8349653B2 (zh)
CN (1) CN102270609B (zh)
DE (1) DE102011102861B4 (zh)
TW (1) TWI585872B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752172A (zh) * 2013-12-30 2015-07-01 现代自动车株式会社 接合半导体衬底的方法
CN104752342A (zh) * 2013-12-30 2015-07-01 现代自动车株式会社 接合半导体基板的方法
CN105655282A (zh) * 2014-12-01 2016-06-08 Imec 非营利协会 用于半导体管芯的共同接合的卡盘
CN108028169A (zh) * 2015-06-24 2018-05-11 夏普株式会社 发光装置及其流体制造
CN110517955A (zh) * 2019-08-29 2019-11-29 长春长光圆辰微电子技术有限公司 一种不同尺寸异质材料混合集成的方法
CN111052340A (zh) * 2017-09-01 2020-04-21 德克萨斯仪器股份有限公司 利用磁场将半导体管芯自组装到引线框上
CN113195400A (zh) * 2018-12-18 2021-07-30 Rf360欧洲有限责任公司 微声学晶片级封装及制造方法
US12071339B2 (en) 2018-12-18 2024-08-27 Rf360 Singapore Pte. Ltd. Micro-acoustic wafer-level package and method of manufacture

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100087932A (ko) * 2009-01-29 2010-08-06 삼성전기주식회사 자기 조립 단분자막을 이용한 다이 어태치 방법 및 자기 조립 단분자막을 이용하여 다이가 어태치된 패키지 기판
US8686543B2 (en) 2011-10-28 2014-04-01 Maxim Integrated Products, Inc. 3D chip package with shielded structures
TWI455259B (zh) * 2012-03-09 2014-10-01 Univ Nat Chiao Tung 晶圓級封裝方法與封裝結構
KR101936039B1 (ko) 2012-10-30 2019-01-08 삼성전자 주식회사 반도체 장치
US9704809B2 (en) * 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US10242977B2 (en) * 2014-10-31 2019-03-26 eLux, Inc. Fluid-suspended microcomponent harvest, distribution, and reclamation
US9721855B2 (en) 2014-12-12 2017-08-01 International Business Machines Corporation Alignment of three dimensional integrated circuit components
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9811627B2 (en) * 2015-12-08 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of component partitions on system on chip and device thereof
CN105826247B (zh) * 2016-05-05 2018-11-09 上海集成电路研发中心有限公司 一种基于水流自组装技术的芯片互连布线方法
TWI674682B (zh) * 2016-09-07 2019-10-11 優顯科技股份有限公司 光電半導體裝置及其製造方法
US10243097B2 (en) * 2016-09-09 2019-03-26 eLux Inc. Fluidic assembly using tunable suspension flow
US10622270B2 (en) 2017-08-31 2020-04-14 Texas Instruments Incorporated Integrated circuit package with stress directing material
US10886187B2 (en) 2017-10-24 2021-01-05 Texas Instruments Incorporated Thermal management in integrated circuit using phononic bandgap structure
US10833648B2 (en) 2017-10-24 2020-11-10 Texas Instruments Incorporated Acoustic management in integrated circuit using phononic bandgap structure
US10557754B2 (en) 2017-10-31 2020-02-11 Texas Instruments Incorporated Spectrometry in integrated circuit using a photonic bandgap structure
US10497651B2 (en) 2017-10-31 2019-12-03 Texas Instruments Incorporated Electromagnetic interference shield within integrated circuit encapsulation using photonic bandgap structure
US10444432B2 (en) 2017-10-31 2019-10-15 Texas Instruments Incorporated Galvanic signal path isolation in an encapsulated package using a photonic structure
US10371891B2 (en) 2017-10-31 2019-08-06 Texas Instruments Incorporated Integrated circuit with dielectric waveguide connector using photonic bandgap structure
CN111133576A (zh) 2018-01-03 2020-05-08 英特尔公司 具有多层的解聚集的堆叠的半导体管芯架构
US10727203B1 (en) * 2018-05-08 2020-07-28 Rockwell Collins, Inc. Die-in-die-cavity packaging
US11532563B2 (en) 2020-09-21 2022-12-20 Apple Inc. Package integration using fanout cavity substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060210769A1 (en) * 2000-11-21 2006-09-21 Susan Swindlehurst Method of making a flexible substrate containing self-assembling microstructures
CN1914730A (zh) * 2004-01-30 2007-02-14 阿利安科技有限公司 结合小特征尺寸和大特征尺寸组件的装置及其制造方法

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121176A (en) 1990-02-01 1992-06-09 Quigg Fred L MOSFET structure having reduced gate capacitance
US5252848A (en) 1992-02-03 1993-10-12 Motorola, Inc. Low on resistance field effect transistor
US5273922A (en) 1992-09-11 1993-12-28 Motorola, Inc. High speed, low gate/drain capacitance DMOS device
US5545291A (en) 1993-12-17 1996-08-13 The Regents Of The University Of California Method for fabricating self-assembling microstructures
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5585294A (en) 1994-10-14 1996-12-17 Texas Instruments Incorporated Method of fabricating lateral double diffused MOS (LDMOS) transistors
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JPH0969748A (ja) 1995-09-01 1997-03-11 Matsushita Electric Ind Co Ltd Ｓａｗデバイスおよびその製造方法
US5719085A (en) 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
US6242787B1 (en) 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
JPH10303291A (ja) 1997-04-25 1998-11-13 Nippon Steel Corp 半導体装置及びその製造方法
US6118167A (en) 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench
US6001710A (en) 1998-03-30 1999-12-14 Spectrian, Inc. MOSFET device having recessed gate-drain shield and method
TW396520B (en) 1998-10-30 2000-07-01 United Microelectronics Corp Process for shallow trench isolation
US6274508B1 (en) 1999-02-05 2001-08-14 Alien Technology Corporation Apparatuses and methods used in forming assemblies
US6281038B1 (en) 1999-02-05 2001-08-28 Alien Technology Corporation Methods for forming assemblies
US6555408B1 (en) 1999-02-05 2003-04-29 Alien Technology Corporation Methods for transferring elements from a template to a substrate
US6291896B1 (en) 1999-02-16 2001-09-18 Alien Technology Corporation Functionally symmetric integrated circuit die
US6468638B2 (en) 1999-03-16 2002-10-22 Alien Technology Corporation Web process interconnect in electronic assemblies
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
US6204151B1 (en) 1999-04-21 2001-03-20 Silicon Genesis Corporation Smoothing method for cleaved films made using thermal treatment
US6285203B1 (en) * 1999-06-14 2001-09-04 Micron Technology, Inc. Test system having alignment member for aligning semiconductor components
US6144069A (en) 1999-08-03 2000-11-07 United Microelectronics Corp. LDMOS transistor
US6307447B1 (en) 1999-11-01 2001-10-23 Agere Systems Guardian Corp. Tuning mechanical resonators for electrical filter
US6527964B1 (en) 1999-11-02 2003-03-04 Alien Technology Corporation Methods and apparatuses for improved flow in performing fluidic self assembly
US6623579B1 (en) 1999-11-02 2003-09-23 Alien Technology Corporation Methods and apparatus for fluidic self assembly
US6479395B1 (en) 1999-11-02 2002-11-12 Alien Technology Corporation Methods for forming openings in a substrate and apparatuses with these openings and methods for creating assemblies with openings
US6420266B1 (en) 1999-11-02 2002-07-16 Alien Technology Corporation Methods for creating elements of predetermined shape and apparatuses using these elements
JP2001144170A (ja) 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6413827B2 (en) 2000-02-14 2002-07-02 Paul A. Farrar Low dielectric constant shallow trench isolation
JP2001230315A (ja) 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001332614A (ja) 2000-03-17 2001-11-30 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法
US6541382B1 (en) 2000-04-17 2003-04-01 Taiwan Semiconductor Manufacturing Company Lining and corner rounding method for shallow trench isolation
JP3341763B2 (ja) 2000-04-27 2002-11-05 住友電気工業株式会社 化合物半導体装置の製造方法および化合物半導体装置の製造装置
US6781194B2 (en) 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6444541B1 (en) 2000-08-14 2002-09-03 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming lining oxide in shallow trench isolation incorporating pre-annealing step
US6472708B1 (en) 2000-08-31 2002-10-29 General Semiconductor, Inc. Trench MOSFET with structure having low gate charge
US6780696B1 (en) 2000-09-12 2004-08-24 Alien Technology Corporation Method and apparatus for self-assembly of functional blocks on a substrate facilitated by electrode pairs
US6448109B1 (en) * 2000-11-15 2002-09-10 Analog Devices, Inc. Wafer level method of capping multiple MEMS elements
KR100354439B1 (ko) 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
US6399461B1 (en) 2001-01-16 2002-06-04 Promos Technologies, Inc. Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions
US6335259B1 (en) 2001-02-22 2002-01-01 Macronix International Co., Ltd. Method of forming shallow trench isolation
US6624016B2 (en) 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
US6524929B1 (en) 2001-02-26 2003-02-25 Advanced Micro Devices, Inc. Method for shallow trench isolation using passivation material for trench bottom liner
US6417025B1 (en) 2001-04-02 2002-07-09 Alien Technology Corporation Integrated circuit packages assembled utilizing fluidic self-assembly
JP2002313905A (ja) 2001-04-12 2002-10-25 Mitsubishi Electric Corp 半導体装置の製造方法
US20020197823A1 (en) 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
US6606247B2 (en) 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
US6657289B1 (en) 2001-07-13 2003-12-02 Alien Technology Corporation Apparatus relating to block configurations and fluidic self-assembly processes
US6731353B1 (en) 2001-08-17 2004-05-04 Alien Technology Corporation Method and apparatus for transferring blocks
US6674124B2 (en) 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
US7080444B1 (en) 2002-02-28 2006-07-25 Alien Technology Corporation Apparatus for forming an electronic assembly
KR100476691B1 (ko) 2002-04-18 2005-03-18 삼성전자주식회사 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성메모리 장치의 제조방법
US6927382B2 (en) 2002-05-22 2005-08-09 Agilent Technologies Optical excitation/detection device and method for making same using fluidic self-assembly techniques
JP2004135163A (ja) 2002-10-11 2004-04-30 Oki Electric Ind Co Ltd Ｓａｗデバイスの製造方法
KR100533971B1 (ko) 2002-12-12 2005-12-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6750117B1 (en) 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
US6876035B2 (en) 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
US7244326B2 (en) 2003-05-16 2007-07-17 Alien Technology Corporation Transfer assembly for manufacturing electronic devices
US6887798B2 (en) 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
KR100512939B1 (ko) 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
US7275424B2 (en) * 2003-09-08 2007-10-02 Analog Devices, Inc. Wafer level capped sensor
US7126193B2 (en) 2003-09-29 2006-10-24 Ciclon Semiconductor Device Corp. Metal-oxide-semiconductor device with enhanced source electrode
US7112513B2 (en) 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US7291541B1 (en) 2004-03-18 2007-11-06 National Semiconductor Corporation System and method for providing improved trench isolation of semiconductor devices
US7353598B2 (en) 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7615479B1 (en) 2004-11-08 2009-11-10 Alien Technology Corporation Assembly comprising functional block deposited therein
US7611950B2 (en) 2004-12-29 2009-11-03 Dongbu Electronics Co., Ltd. Method for forming shallow trench isolation in semiconductor device
US20070032029A1 (en) 2005-04-19 2007-02-08 Rensselaer Polytechnic Institute Lateral trench power MOSFET with reduced gate-to-drain capacitance
US7542301B1 (en) 2005-06-22 2009-06-02 Alien Technology Corporation Creating recessed regions in a substrate and assemblies having such recessed regions
US7589378B2 (en) 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US7282765B2 (en) 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7235845B2 (en) 2005-08-12 2007-06-26 Ciclon Semiconductor Device Corp. Power LDMOS transistor
CN100517592C (zh) 2006-04-30 2009-07-22 中芯国际集成电路制造(上海)有限公司 改进浅沟槽隔离间隙填充工艺的方法
US7504676B2 (en) 2006-05-31 2009-03-17 Alpha & Omega Semiconductor, Ltd. Planar split-gate high-performance MOSFET structure and manufacturing method
US20080124890A1 (en) 2006-06-27 2008-05-29 Macronix International Co., Ltd. Method for forming shallow trench isolation structure
TW200847337A (en) 2007-05-16 2008-12-01 Promos Technologies Inc Method for preparing a shallow trench isolation
TW200847328A (en) 2007-05-23 2008-12-01 Promos Technologies Inc Method for preparing a shallow trench isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060210769A1 (en) * 2000-11-21 2006-09-21 Susan Swindlehurst Method of making a flexible substrate containing self-assembling microstructures
CN1914730A (zh) * 2004-01-30 2007-02-14 阿利安科技有限公司 结合小特征尺寸和大特征尺寸组件的装置及其制造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752172A (zh) * 2013-12-30 2015-07-01 现代自动车株式会社 接合半导体衬底的方法
CN104752342A (zh) * 2013-12-30 2015-07-01 现代自动车株式会社 接合半导体基板的方法
CN104752172B (zh) * 2013-12-30 2018-11-16 现代自动车株式会社 接合半导体衬底的方法
CN104752342B (zh) * 2013-12-30 2019-04-02 现代自动车株式会社 接合半导体基板的方法
CN105655282A (zh) * 2014-12-01 2016-06-08 Imec 非营利协会 用于半导体管芯的共同接合的卡盘
CN108028169A (zh) * 2015-06-24 2018-05-11 夏普株式会社 发光装置及其流体制造
CN108028169B (zh) * 2015-06-24 2021-11-30 伊乐视有限公司 发光装置及其流体制造
CN111052340B (zh) * 2017-09-01 2024-01-09 德克萨斯仪器股份有限公司 利用磁场将半导体管芯自组装到引线框上
CN111052340A (zh) * 2017-09-01 2020-04-21 德克萨斯仪器股份有限公司 利用磁场将半导体管芯自组装到引线框上
CN113195400A (zh) * 2018-12-18 2021-07-30 Rf360欧洲有限责任公司 微声学晶片级封装及制造方法
US12071339B2 (en) 2018-12-18 2024-08-27 Rf360 Singapore Pte. Ltd. Micro-acoustic wafer-level package and method of manufacture
CN110517955B (zh) * 2019-08-29 2021-05-14 长春长光圆辰微电子技术有限公司 一种不同尺寸异质材料混合集成的方法
CN110517955A (zh) * 2019-08-29 2019-11-29 长春长光圆辰微电子技术有限公司 一种不同尺寸异质材料混合集成的方法

Also Published As

Publication number Publication date
CN102270609B (zh) 2015-11-25
DE102011102861B4 (de) 2023-03-02
US9343426B1 (en) 2016-05-17
DE102011102861A1 (de) 2011-12-08
US20110300668A1 (en) 2011-12-08
TW201145418A (en) 2011-12-16
US8349653B2 (en) 2013-01-08
TWI585872B (zh) 2017-06-01

Similar Documents

Publication Publication Date Title
CN102270609B (zh) 用于三维金属互连技术的一般化的器件组装的使用
TWI617004B (zh) 三維晶片堆疊的方法與結構
US9006032B2 (en) Package on package structures and methods for forming the same
US7122912B2 (en) Chip and multi-chip semiconductor device using thereof and method for manufacturing same
US8143704B2 (en) Electronic assemblies including mechanically secured protruding bonding conductor joints
CN101937853B (zh) 集成电路结构的形成方法
US20170372976A1 (en) Packaging Mechanisms for Dies with Different Sizes of Connectors
US9536785B2 (en) Method of manufacturing through silicon via stacked structure
CN106935563B (zh) 电子封装件及其制法与基板结构
CN107768258A (zh) 半导体封装件及其形成方法
US20020076855A1 (en) Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20120018893A1 (en) Methods of forming semiconductor elements using micro-abrasive particle stream
TW202029412A (zh) 半導體裝置之製造方法
TWI752608B (zh) 封裝結構及其形成方法
KR20060069525A (ko) 반도체 장치 및 그 제조방법
CN103325703A (zh) 在封装件形成期间探测芯片
CN103021888B (zh) 用于制造包括高可靠性晶粒底填充的集成电路系统的方法
TW202226515A (zh) 用於改善附接位置的遮罩設計
US7018867B2 (en) Fabricating stacked chips using fluidic templated-assembly
CN107706170A (zh) 垂直半导体装置
KR20200060774A (ko) 팬-아웃 상호연결부 통합 공정들 및 구조들
US8680683B1 (en) Wafer level package with embedded passive components and method of manufacturing
CN102915921A (zh) 通过装设附加保护层以在运送期间保护半导体装置的反应性金属表面的技术
US10672748B1 (en) Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
TW202209605A (zh) 積體電路封裝、形成積體電路封裝之方法及在積體電路封裝中分配電力之方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant