CN104752172A - 接合半导体衬底的方法 - Google Patents

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Abstract

一种接合半导体衬底的方法,包括:在第一半导体衬底上形成对准键;在第二半导体衬底上形成第一突起和第二突起,以及位于第一突起与第二突起之间的对准槽;分别在第一突起和第二突起上形成第一金属层和第二金属层;以及接合第一半导体衬底和第二半导体衬底,其中当第一半导体衬底与第二半导体衬底接合时,对准键定位于对准槽。

Description

接合半导体衬底的方法
技术领域
本发明涉及接合半导体衬底的方法。更具体地,本发明涉及接合其中形成有金属层的半导体衬底的方法。
背景技术
通常,在一片半导体衬底上沉积金属层和绝缘层,或者形成微图案,以便形成半导体器件。此外,也可通过接合形成有诸如金属层和绝缘层之类的薄膜层以及微图案的两片或更多片半导体衬底,形成半导体器件。
半导体衬底意指通过生长半导体原材料,并使半导体原材料单晶化成棒状,根据晶体取向薄薄地模切单晶化的半导体原材料,并且研磨和抛光模切的半导体原材料而获得的衬底,也被称为晶片。
当接合两片或更多片半导体衬底时,必须考虑在半导体衬底的对准期间产生的误差。通常,在半导体衬底的对准中,通过利用光学测量方法来调整在半导体衬底中形成的对准键,以便接合半导体衬底。然而,在这种情况下,也会产生微小的误差。此外,在多次接合处理期间会产生由热膨胀引起的对准误差,或者归因于接合期间的热或压力,金属层会再流动,使得会产生缺陷。
在本背景技术部分中公开的以上信息只是用于增进对本发明的背景的理解,因此其可能包含不构成本国内本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于当接合其中形成有金属层的半导体衬底时,防止金属层再流动。
本发明的示例性实施例提供一种接合半导体衬底的方法,包括:在第一半导体衬底上形成对准键;在第二半导体衬底上形成第一突起和第二突起,以及位于第一突起与第二突起之间的对准槽;分别在第一突起和第二突起上形成第一金属层和第二金属层;以及接合第一半导体衬底和第二半导体衬底,其中当第一半导体衬底与第二半导体衬底接合时,对准键定位于对准槽。
对准键的厚度可大于第一金属层和第二金属层的厚度。
对准键可由光敏聚合物材料形成。
形成第一突起、第二突起和对准槽的处理可包括:在第二半导体衬底上形成第一光敏薄膜图案;以及通过利用第一光敏薄膜图案作为掩模,蚀刻第二半导体衬底。
形成第一金属层和第二金属层的处理可包括:除第一突起和第二突起之外,在第二半导体衬底上形成第二光敏薄膜图案;在第二光敏薄膜图案、第一突起和第二突起上形成金属层;以及通过进行剥离处理,去除第二光敏薄膜图案和位于第二光敏薄膜图案上的金属层。
所述方法还可包括在形成对准键之前,在第一半导体衬底上形成绝缘层。
如上所述,根据本发明的示例性实施例,当第一半导体衬底与第二半导体衬底接合时,对准键定位于对准槽,从而无对准误差地接合第一半导体衬底和第二半导体衬底。
另外,通过利用光敏聚合物材料,能够容易地形成对准键。
此外,对准键的厚度形成为大于金属层的厚度,从而当第一半导体衬底与第二半导体衬底接合时,防止金属层再流动并流下以致彼此连接。
附图说明
图1-6是示出根据本发明的示例性实施例的接合半导体衬底的处理的横截面图。
具体实施方式
将参照附图详细说明本发明的示例性实施例。如本领域技术人员将会认识到的,所述实施例可以各种不同方式进行修改,而均不脱离本发明的精神或范围。本文所公开的示例性实施例被提供为使得公开内容可变得透彻和完整,并且本发明的精神可由本领域普通技术人员充分理解。
在附图中,为了清楚起见,层和区域的厚度被夸大。另外,在提及某层存在于另一层或衬底“上”的情况下,该层可直接形成在另一层或衬底上,或者两者之间可插入第三层。在整个说明书中,相同的附图标记表示相同的构成元件。
应当理解的是,本文所使用的术语“车辆”或“车辆的”或者其它类似术语包括通常的机动车辆,例如包括运动型多用途车(SUV)、公共汽车、卡车、各种商用车辆在内的载客车辆,包括各种艇和船在内的水运工具,以及航空器等等,并且包括混合动力车辆、电动车辆、插电式混合动力电动车辆、氢动力车辆和其它替代燃料车辆(例如,从石油以外的资源获得的燃料)。如本文所提到的,混合动力车辆是具有两种或更多种动力源的车辆,例如既有汽油动力又有电动力的车辆。
本文所使用的术语只是用于说明特定实施例的目的,而并不意图限制本发明。如本文所使用的,单数形式“一”,“一个”和“该”意图同样包括复数形式,除非上下文明确地另外说明。还将理解的是,当在本说明书中使用时,词语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或组件的存在,但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。如本文所使用的,词语“和/或”包括一个或多个相关列举项目的任何和所有组合。
将参照图1-6说明根据本发明的示例性实施例的接合半导体衬底的处理。
在下文中,将在本示例性实施例中说明接合两片半导体衬底的处理。然而,本发明并不局限于此,可利用所述接合方法接合三片或更多片半导体衬底。
图1-6是示出根据本发明的示例性实施例的接合半导体衬底的处理的横截面图。
参照图1,制备第一半导体衬底100,随后在第一半导体衬底100上形成绝缘层110,并形成对准键120。
绝缘层110可由诸如氧化硅(SiO2)的绝缘材料形成。对准键120可由光敏聚合物材料形成。例如,可通过利用光敏聚合物材料在绝缘层110上形成光敏聚合物材料层,随后蚀刻光敏聚合物材料层,形成对准键120。如上所述,对准键120是利用光敏聚合物材料形成的,从而容易形成对准键120。
参照图2和图3,制备第二半导体衬底200,随后在第二半导体衬底200上形成第一光敏薄膜图案50,并利用第一光敏薄膜图案50作为掩模,蚀刻第二半导体衬底200。可通过干法蚀刻或湿法蚀刻,进行蚀刻。
通过蚀刻,在第二半导体衬底200上形成对准槽210、第一突起211和第二突起212。对准槽210位于第一突起211与第二突起212之间。
参照图4,在第二半导体衬底200上形成第二光敏薄膜图案60之后,在第二半导体衬底200和第二光敏薄膜图案60上形成金属层220。
特别地,不在第二半导体衬底200的第一突起211和第二突起212中形成第二光敏薄膜图案60。因而,仅在第二半导体衬底200的第一突起211和第二突起212上形成金属层220。
参照图5,通过剥离处理从第二半导体衬底200上去除第二光敏薄膜图案60。在这种情况下,位于第二光敏薄膜图案60上的金属层220也被去除。因而,分别在第二半导体衬底200的第一突起211和第二突起212上,形成第一金属层221和第二金属层222。
根据本示例性实施例,通过剥离处理而不利用掩模形成第一金属层221和第二金属层222,但是本发明并不局限于此,也可利用掩模形成第一金属层221和第二金属层222。例如,在未形成第二光敏薄膜图案60的情况下,在第二半导体衬底200上形成金属层220之后,可通过利用掩模蚀刻金属层220,形成第一金属层221和第二金属层222。
参照图6,将第一半导体衬底100和第二半导体衬底200接合。在这种情况下,位于第一半导体衬底100中的对准键120被定位于第二半导体衬底200的对准槽210。如上所述,当第一半导体衬底100与第二半导体衬底200接合时,对准键120定位于对准槽210,从而无对准误差地接合第一半导体衬底100和第二半导体衬底200。
同时,根据本示例性实施例的对准键120的厚度大于第一金属层221和第二金属层222的厚度。
当接合第一半导体衬底100和第二半导体衬底200时,产生热和压力。由于所述热和压力,第一金属层221和第二金属层222会再流动和流下。在这种情况下,再流动的第一金属层221和第二金属层222会流下以致彼此连接。
然而,在本示例性实施例中,由于对准键120定位于布置在第一突起211与第二突起212之间的对准槽210中,并且对准键120的厚度大于第一金属层221和第二金属层222的厚度,因此即使第一金属层221和第二金属层222再流动和流下,也可防止第一金属层221与第二金属层222彼此连接。因而,当通过接合第一半导体衬底100和第二半导体衬底200形成半导体器件时,能够防止半导体器件的缺陷。
同时,通常可在半导体衬底中形成多个半导体器件。因而,可在第一半导体衬底100中形成多个对准键110。此外,也可在第二半导体衬底200中形成对应于对准键120的多个对准槽210。
如上所述,在本示例性实施例中说明了接合两片半导体衬底的处理,然而本发明并不局限于此,可利用上述接合方法接合三片或更多片半导体衬底。例如,在形成第二半导体衬底200的对准槽210的部分的相反表面上形成另一个对准槽,随后,形成有对准键和金属层的另一片衬底(例如,第三半导体衬底)可接合至第二半导体衬底200。在这种情况下,第三半导体衬底的对准键定位于第二半导体衬底200的另一个对准槽中。
尽管已结合目前认为实用的示例性实施例说明了本发明,然而应当理解的是,本发明并不局限于所公开的实施例,而是相反,意在涵盖包括在所附权利要求的精神和范围内的各种改型和等效配置。

Claims (6)

1.一种接合半导体衬底的方法,包括:
在第一半导体衬底上形成对准键;
在第二半导体衬底上形成第一突起和第二突起,以及位于第一突起与第二突起之间的对准槽;
分别在第一突起和第二突起上形成第一金属层和第二金属层;以及
接合第一半导体衬底和第二半导体衬底,
其中当第一半导体衬底与第二半导体衬底接合时,对准键定位于对准槽。
2.根据权利要求1所述的方法,其中:
对准键的厚度大于第一金属层和第二金属层的厚度。
3.根据权利要求2所述的方法,其中:
对准键由光敏聚合物材料形成。
4.根据权利要求1所述的方法,其中:
形成第一突起、第二突起和对准槽的处理包括:
在第二半导体衬底上形成第一光敏薄膜图案;以及
通过利用第一光敏薄膜图案作为掩模,蚀刻第二半导体衬底。
5.根据权利要求4所述的方法,其中:
形成第一金属层和第二金属层的处理包括:
除第一突起和第二突起之外,在第二半导体衬底上形成第二光敏薄膜图案;
在第二光敏薄膜图案、第一突起和第二突起上形成金属层;以及
通过进行剥离处理,去除第二光敏薄膜图案和位于第二光敏薄膜图案上的金属层。
6.根据权利要求1所述的方法,还包括:
在形成对准键之前,在第一半导体衬底上形成绝缘层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495396B1 (en) * 2001-08-29 2002-12-17 Sun Microsystems, Inc. Method of coupling and aligning semiconductor devices including multi-chip semiconductor devices
US20080023829A1 (en) * 2006-07-31 2008-01-31 Promax Technology (Hong Kong) Limited Substrate and process for semiconductor flip chip package
CN101578698A (zh) * 2007-01-10 2009-11-11 日立化成工业株式会社 电路部件连接用粘接剂及使用该粘接剂的半导体装置
CN102270609A (zh) * 2010-06-02 2011-12-07 马克西姆综合产品公司 用于三维金属互连技术的一般化的器件组装的使用

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545291A (en) * 1993-12-17 1996-08-13 The Regents Of The University Of California Method for fabricating self-assembling microstructures
JPH11266005A (ja) * 1998-03-16 1999-09-28 Canon Inc 陽圧印加を利用した基板接合法及び素子構造
US6114221A (en) * 1998-03-16 2000-09-05 International Business Machines Corporation Method and apparatus for interconnecting multiple circuit chips
KR20030094454A (ko) 2002-06-04 2003-12-12 주식회사 하이닉스반도체 반도체 소자의 얼라인 키
US7223635B1 (en) 2003-07-25 2007-05-29 Hrl Laboratories, Llc Oriented self-location of microstructures with alignment structures
KR101381252B1 (ko) * 2007-06-05 2014-04-04 삼성디스플레이 주식회사 임프린트 장치, 이의 제조 방법 및 이를 이용한 박막패터닝 방법
KR20110021292A (ko) 2009-08-26 2011-03-04 엘아이지에이디피 주식회사 기판처리장치와 기판정렬방법
KR101144842B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495396B1 (en) * 2001-08-29 2002-12-17 Sun Microsystems, Inc. Method of coupling and aligning semiconductor devices including multi-chip semiconductor devices
US20080023829A1 (en) * 2006-07-31 2008-01-31 Promax Technology (Hong Kong) Limited Substrate and process for semiconductor flip chip package
CN101578698A (zh) * 2007-01-10 2009-11-11 日立化成工业株式会社 电路部件连接用粘接剂及使用该粘接剂的半导体装置
CN102270609A (zh) * 2010-06-02 2011-12-07 马克西姆综合产品公司 用于三维金属互连技术的一般化的器件组装的使用

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Publication number Publication date
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