CN102254951A - 耗尽型顶栅结型场效应晶体管(dtgjfet) - Google Patents
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- 230000005669 field effect Effects 0.000 title abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000002019 doping agent Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 11
- 230000008859 change Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000035755 proliferation Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- -1 phosphonium ion Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000003887 surface segregation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种耗尽型顶栅结型场效应晶体管(DTGJFET)。结型场效应晶体管半导体器件和方法可包括设置在源极区域和漏极区域之间的顶栅，其可从源极区域向漏极区域延伸横跨沟道区域的整个表面。顶栅掺杂可被配置成使顶栅可在器件的整个工作期间保持耗尽。这样配置的器件的一个实施例可用于精密高电压应用。
Description
相关申请的交叉引用
本发明要求2009年10月8日提交的美国临时专利申请No.61/249,716的优先权。
技术领域
本示教涉及半导体器件制造领域，更具体地涉及用于结型场效应晶体管(JFET)器件的方法和结构。
背景技术
结型场效应晶体管器件(JFET)的设计和作用已经完善建立。图1为常规N沟道JFET器件10的立体图，其包括顶栅12、底栅14、源极区域16、漏极区域18和设置在顶栅12和底栅14之间的沟道区域20。取决于应用，掺杂程度可以变化，而掺杂极性(即N或P型)将对所有的应用保持相同。例如，在高电压应用的N沟道器件中，顶栅12可被中等掺杂成P型导电性，底栅14也被中等掺杂成P型导电性，源极区域16和漏极区域18可被重掺杂成N型导电性(即掺杂成“N+”导电性)，而晶体管的主体半导体区域和沟道区域20被轻掺杂成N型导电性(即掺杂成“N-”导电性)。在较低电压应用中，掺杂水平趋向于更重。
在没有栅极偏压的情况下通过横跨源极16至漏极18施加电压，出现通过器件的电子流。随着施加到栅极12、14上的负偏压不断增加(即不断增加负栅-源电压VGS)，由于在沟道区域中的电阻增大，通过器件的电子流变得更加受限。该增加的电阻由在顶栅和底栅周围的沟道区域中耗尽区的形成而产生。一旦VGS充分地为负，由于在达到器件饱和时发生“夹断”，电子传导停止。
在为精确高电压应用设计的JFET器件中(即在至少10V漏-源电压“VDS”下工作的器件)，噪声会成问题。中等掺杂的顶栅是高电阻区域，因为它被夹在硅表面和沟道之间。当电压施加到栅极上时，电流在这个夹置区域中流动，以调节顶栅和沟道之间的耗尽区的宽度。这个区域的高电阻增加了对输入信号的热噪声，该热噪声在输出信号中被放大。通过增加顶栅中的掺杂剂浓度，噪声可能会有所减轻，但这限制了能够施加到器件上的电压。
此外，器件的击穿电压必须远大于最大工作电压，以防止由沟道中产生的电离电流引起的大栅极电流。电离电流进一步限制了常规JFET器件移植到共源共栅电路应用以用于限制输入偏置电流。
需要一种能在高电压和高精度操作期间克服这些问题的JFET器件设计。
发明内容
以下给出简化概述以便于提供本示教的一个或者多个实施例的一些方面的基本理解。此概述不是详尽综览，也不旨在确定本示教的关键性的或者决定性的要素，亦非描绘本示教的范围。相反，其目的是以简化的形式给出一个或者多个概念作为稍后给出的更加详细的说明前序。
本示教的一个实施例可包括一种半导体器件，其具有源极区域、漏极区域、设置在该源极区域和漏极区域之间的沟道区域以及设置在该源极区域和漏极区域之间的顶栅，其中该顶栅横跨从该源极区域向该漏极区域的整个范围覆盖该沟道区域。
本示教的另一个实施例可包括一种用于形成半导体器件的方法，其包括：将源极区域、漏极区域和沟道区域注入衬底中(诸如半导体晶圆、晶圆部分、外延层等)，其中该沟道区域设置在该源极区域和该漏极区域之间，以及将顶栅注入衬底中，其中所注入的顶栅横跨从该源极区域向该漏极区域的整个范围覆盖该沟道区域。
可选地，注入顶栅的步骤进一步包括注入顶栅以使得顶栅的下表面横跨从源极区域向漏极区域的整个范围接触该沟道区域。
可选地，该方法进一步包括具有顶栅的晶体管栅极，其中晶体管栅极的形成包括：注入底栅，其中在注入沟道区域之后，该底栅的上表面横跨沟道区域的整个范围与沟道区域的下表面接触。
可选地，该方法进一步包括：注入晶体管栅极部分，其中在注入沟道区域之后，该晶体管栅极的第一部分位于相对于沟道区域的第一水平位置，该第一水平位置与沟道区域接触，且第二部分位于相对于沟道区域的第二水平位置，该第二水平位置与沟道区域接触。
可选地，注入沟道区域包括在约1×1016原子/cm3和约1×1017原子/cm3之间的峰值浓度下用具有第一类型导电性的第一类型掺杂剂掺杂沟道区域；以及注入顶栅包括在约1×1016原子/cm3的峰值浓度下用具有与第一类型导电性相反的第二类型导电性的第二类型掺杂剂掺杂顶栅。
可选地，注入顶栅包括将顶栅掺杂成从源极区域向漏极区域延伸的掺杂剂梯度，其中在衬底中相同的深度处，朝源极区域的掺杂剂的第一峰值浓度比朝漏极区域的掺杂剂的第二峰值浓度高。
可选地，源极区域、漏极区域、沟道区域和顶栅被注入，以使得在器件工作期间，顶栅在半导体器件的整个工作期间完全耗尽。
可选地，源极区域、漏极区域、沟道区域和顶栅被注入，以使得在对所有源极区域、漏极区域和顶栅同时施加0.0伏电压期间，该顶栅完全耗尽。
本示教的另一个实施例包括一种半导体器件，其包括：位于半导体层中的源极区域；位于半导体层中的漏极区域；位于半导体层中的设置在源极区域和漏极区域之间的沟道区域；以及位于半导体层中的设置在源极区域和漏极区域之间的顶栅；其中：顶栅横跨从源极区域向漏极区域的整个范围覆盖沟道区域；以及顶栅包括从源极区域向漏极区域延伸的掺杂剂梯度，其中在半导体层中的相同深度处，在第一位置处的顶栅中朝源极区域的掺杂剂的第一峰值浓度比在第二位置处的顶栅中朝漏极区域的掺杂剂的第二峰值浓度高。
可选地，该半导体器件进一步包括：在第一位置处的顶栅中朝源极区域的掺杂剂的第一峰值浓度约为2×1015原子/cm3；以及在第二位置处的顶栅中朝漏极区域的掺杂剂的第二峰值浓度约为1×1014原子/cm3。
可选地，该半导体器件进一步包括：在第一位置处的顶栅中朝源极区域的掺杂剂的第一峰值浓度大于或者等于2×1015原子/cm3；以及在第二位置处的顶栅中朝漏极区域的掺杂剂的第二峰值浓度小于或者等于1×1014原子/cm3。
附图说明
包含在此说明书中且构成此说明书一部分的附图例示了本示教的实施例，而且与说明书一起用来说明本示教的原理。在附图中：
图1是常规结型场效应晶体管(JFET)器件的立体图；
图2是描述根据本示教的一个实施例的JFET器件的横截面；
图3是图2的实施例的平面图；
图4是图2和图3的实施例的立体图；
图5描述了一个常规JFET和根据本示教的实施例的JFET器件的掺杂浓度分布；
图6是第一常规器件的立体图；
图7A是第二常规器件的平面图，且图7B是沿着图7A的A-A的横截面；
图8是根据本示教的一个实施例的JFET器件的立体图；
图9描述了一个常规JFET器件(上部)的横截面图与根据本示教的一个实施例的JFET器件的横截面之间的对比；
图10描述了根据本示教的另一个实施例的具有单个栅极接触和顶栅掺杂剂梯度的JFET器件的立体图；
图11是根据本示教的一个实施例的模拟JFET器件的横截面，且包括在靠近源极区域具有较高的掺杂剂浓度和在靠近漏极区域具有较低的掺杂剂浓度的顶栅掺杂剂梯度；
图12是描述常规JFET器件和根据本示教的实施例的器件的模拟栅极电流的曲线图；以及
图13是描述常规JFET和根据本示教的一个实施例的JFET器件的模拟驱动电流的曲线图。
应当注意到，已经简化了附图的一些细节，并将这些附图绘制成便于理解本发明实施例而不是保持严格的结构精度、细节和比例。
具体实施方式
现在将具体参考本示教的这些实施例(示例性实施例)，其示例在附图中示出。在可能的时候，将在全部附图中使用相同的附图标记来指示相同或相似的部分。
本示教的一个实施例包括结型场效应晶体管(JFET)，其能够被用于精密高电压应用以及其他应用中。出于本示教的目的，“高电压”应用是其中器件在至少10V的VDS电压下工作的应用。本示教的一个实施例包括具有非常轻掺杂且因此适合于在整个器件工作期间完全耗尽的顶栅的JFET器件，并且因此其在此被称为“耗尽型顶栅”JFET(DTGJFET)。在工作期间，这个耗尽区域能够完全地填满顶栅体积并延伸超过沟道注入的边缘，以使电流不在这个区域中流动且减少或者消除噪声。这个轻掺杂的P型栅极区域形成在沟道区域的上面、下面和两侧上，源极和漏极形成在DTGJFET沟道的剩余两侧上。
在所公开的器件的一个另外的方面中，轻顶栅掺杂能够提升容许电压，该容许电压能够施加到栅极，以使该DTGJFET能够用于精密高电压应用。与在精密应用中被限制为约30V的最大VDS电压的常规JFET(CJFET)器件相比，根据本示教形成的器件能够在约80V或者更大的VGS电压下工作。
应该注意到，虽然各实施例是参考N沟道JFET器件(即N-JFET)描述的，但是本示教也等同地可应用于P沟道JFET器件(即P-JFET)。这样的器件或者包括N型和P型DTGJFET器件的互补电路，以及包括其它器件的各种额外的电路都能够由本领域普通技术人员根据这里的本示教设计和制造出来。
图2描述了DTGJFET器件30的横跨源极32、漏极34、沟道36、顶栅38和底栅40的横截面图。在一个实施例中，顶栅38形成在半导体层中(即在衬底中)且设置在源极32和漏极34之间。该顶栅延伸横跨源极32和漏极34之间的沟道36的整个表面(整个范围)。如所描述地，顶栅38的第一垂直侧壁接触源极区域32的垂直侧壁，且顶栅38的第二垂直侧壁接触漏极区域34的垂直侧壁。
图3描述了图2的DTGJFET器件30的平面图，其包括源极32、漏极34、顶栅38、体硅42和栅接触区域44，其中该体硅42是顶栅和底栅的延续并被相似地掺杂。该体硅42能够在P阱注入期间通过掺杂至P型浓度而形成。图3进一步描述了沟道注入的边缘46，其紧靠形成体硅区域42的P型掺杂以形成P-N结。
图4是图2和图3的器件的立体图，且描述了包括源极区域32、漏极区域34、沟道区域36、顶栅38、底栅40、体硅42、栅极接触44和沟道注入的边缘46的DTGJFET器件30。在各种使用中，术语“体硅”可涉及掺杂剂盆(dopant tub)、衬底或者甚至电介质绝缘盆(dielectric isolated tub)，诸如绝缘体上硅(SO1)工艺中的那些。术语“衬底”可包括半导体晶圆、外延层、具有覆盖外延层的半导体晶圆等。
如图4所描述地，用作晶体管栅极的P型材料在四侧包围沟道区域。顶栅38形成在沟道区域36的上表面上(即如图3和图4中所描述的上表面)，底栅40形成在沟道区域36的下表面上，且体硅42在相对于沟道区域36的两个方向上横向地形成。源极32和漏极34在沟道区域36的剩余两侧处形成。
在本示教的DTGJFET的一个实施例中，顶栅能够被注入成最小掺杂浓度。与可具有以P型材料(例如硼)掺杂至大约1×1017原子/cm3和1×1018原子/cm3之间的浓度的顶栅的常规JFET器件相比，根据一个实施例的顶栅可被掺杂成低于约1×1016原子/cm3的浓度。在一个实施例中，较低的掺杂能够由省略常规工艺的顶栅注入而产生。可提高沟道注入的掺杂能量，以使得当沟道被注入成P阱时，轻掺杂的P型材料的区域仍然存在于器件的沟道注入和表面之间，以形成顶栅。在未施加偏压的情况下，通过适当地选择沟道注入的能量，形成顶栅的P型材料的浓度能够充分地低，以使得顶栅被形成于沟道和此顶栅之间的PN结完全耗尽。对于大约300KeV和大约500KeV之间的磷离子的示例性的注入能量会导致沟道区域从硅表面下方大约5000
处开始，以使得顶栅会从硅表面开始保留至硅表面下方大约5000
处。
下面的表格示出了对于常规JFET和DTGJFET器件的一个实施例的示例性的峰值掺杂水平：
表1
常规JFET的掺杂浓度对比DTGJFET的一个实施例
虽然所描述的器件包括只在沟道一侧具有栅极接触的实施例，但也可构想在沟道两侧均有栅极接触的其它实施例。
在另一个实施例中，具有耗尽顶栅的器件能够使用栅极注入来制造。尽管额外的栅极注入由于额外的掩模而很可能比之前描述的实施例成本更昂贵，该掩模将顶栅暴露出来并阻挡对器件的其它区域的注入，但是当高能离子注入机不可获得或者注入的质量较差时，此额外的栅极注入可能是必要的。在这种情况下，在没有独立的栅极注入的情况下，沟道注入会延伸至器件的表面，从而造成不充分的顶栅掺杂水平。因此在这种情况下，P阱注入不能可靠地提供顶栅。在此实施例中，顶栅注入会沿着器件的表面形成薄的P型区域，以形成顶栅。
能以多种不同的方式提供至沟道和栅极的接触。例如，在成本高效的工艺中，可使用单次注入来形成源极32和漏极34，以从沟道至硅的上表面提供掺杂的导电路径。在另一个实施例中，可在源极32和漏极34区域中进行多次注入来形成至沟道的接触，以减少该接触的串联电阻或者改变掺杂梯度。通过金属化的源极32和漏极34的连接在任一设计中都不是必要的，因为器件能够与相邻器件共享源极或者漏极扩散区域。下面描述的图8描述了两个能够共享漏极扩散的此类器件。栅极接触44能够通过使用有掩模的P型注入以形成具有大约1×1019原子/cm3与约1×1021原子/cm3之间的浓度的P+区域在体硅42上方形成，以获得图4中所描述的栅极接触44。
图5比较了沿CJFET(左侧)和DTGJFET(右侧)的电流(上部)和垂直掺杂分布(下部)的方向所截取的模拟横截面。在下面的两幅绘图中的掺杂分布是沿上面的绘图中的垂直虚线所截取的。在下面的两幅图中，硅的表面在左侧，其深度随着向右侧移动而不断增大。与常规JFET中较重的掺杂(约为1×1017原子/cm3)相比，DTGJFET的一个特征是晶圆表面附近的轻掺杂(大约为1×1015原子/cm3)。如所描述的，常规器件的顶栅峰值掺杂浓度比沟道的峰值掺杂浓度高。对于根据图5的现有器件的实施例，峰值顶栅掺杂浓度比沟道的峰值掺杂浓度低。降低表面附近(大约顶部500
)的B掺杂的表面偏析是次要效果。在DTGJFET中的较低的顶栅掺杂能极大地减少器件的栅极漏电流同时提高击穿电压。另外，顶栅的低掺杂能够通过减少或者防止电流通过高电阻顶栅以改进噪声性能。相反，顶栅能够完全耗尽且因此通过电容耦合至背栅。
图6、7A和7B描述了常规JFET布局的两个示例。对顶栅使用全面注入(blanket implant)形成图6的结构，其在顶栅60中形成峰值掺杂浓度，该峰值掺杂浓度高于沟道62中的峰值掺杂浓度。然而，此器件会遭受低击穿电压和在低电压下高栅极电流的冲击。因此它可能被限制为共源共栅应用。图6进一步描述了源极/漏极区域66和两个栅极接触68。图7A的器件平面图的描述(沿图7A的A-A的图7B的横截面图中描述)包括两个开口70，这两个开口70称为沟道72的注入区域中的“漏极扩展”。在此器件中，顶栅74具有比沟道高的峰值掺杂浓度，且该漏极扩展70具有比源极76和漏极78区域更低的净掺杂浓度。漏极扩展允许以器件面积为代价的更高的击穿电压，且会进一步获得遭受高栅极电流的器件。另外，栅极的高电阻需要两个栅极接触68以使栅极电阻最小化，因此增大了器件面积。
图8描述了根据本示教的一个实施例的DTGJFET布局。栅极80的低电阻能导致单个栅极接触82的使用。此器件也能不使用顶栅注入而形成，顶栅注入通过排除掩模步骤和相关联的晶圆处理可减少制造成本。如图8中所描述，该版图包括双条纹器件，其具有供给一个漏极区域86的两个源极区域84。同样描述的是沟道区域88和体硅区域90。底栅设置在其中存在有晶体管的体硅或者注入阱附近的沟道区域下方。
图9比较了常规JFET器件(上)和DTGJFET器件(下)的布局和横截面。横截面在垂直于电流方向的方向上横跨沟道区域而截取。图9着重示出了典型的常规JFET(上)和DTGJFET的实施例(下)的耗尽区域之间的区别。常规器件包括从在器件工作期间形成的耗尽区域的上部延伸至半导体层的上表面的高电阻区域。所描述的DTGJFET实施例包括耗尽区域，该耗尽区域全程延伸至半导体层的表面，且不具有高电阻区域。
在图10中描述了DTGJFET器件的另一个实施例。在此布局中，P阱注入100可被形成以提供具有渐变掺杂分布的顶栅。P阱注入掩模可形成有开口，使得来自阱注入的掺杂剂在源极区域104附近的第一区域注入到顶栅102的一部分长度，且不在漏极106附近的第二位置处注入。随后的扩散导致阱注入离子横跨顶栅102朝共享的漏极106移动，造成渐变的顶栅掺杂分布。朝(靠近)源极104的第一位置处的顶栅102中的掺杂剂的第一峰值浓度将因此比在衬底中相同深度处的漏极106附近的掺杂剂的第二峰值浓度高。例如，朝源极区域的第一位置处的顶栅中的掺杂剂的第一峰值浓度可为约2×1015原子/cm3，而朝漏极区域的第二位置处的顶栅中的掺杂剂的第二峰值浓度可为约1×1014原子/cm3。在另一个实施例中，掺杂剂的第一峰值浓度可为2×1015原子/cm3，或者大于2×1015原子/cm3，且掺杂剂的第二峰值浓度能为1×1014原子/cm3，或者小于1×1014原子/cm3。然而，当第一峰值浓度大于第二峰值浓度时，可构想其它第一和第二峰值掺杂剂浓度。虽然不打算从理论上约束，该方法能够导致一种结构，其包括沟道108在器件工作期间逐渐变细，沟道最细的部分位于朝向源极104处。因此，在器件工作期间，该器件将朝源极区域“夹紧”，以调制沟道电流。在常规器件中，夹断通常朝漏极发生。此效果能导致电离电流和栅极电流的降低，由此使得DTGJFET在非共栅共源应用中使用。
图11描述了图10的器件的经修改的DTGJFET布局的模拟横截面，示出了掺杂剂浓度。阱注入在顶栅中远离靠近源极的较高浓度区域朝漏极的横向扩散导致渐变的浓度分布。在器件工作期间，该渐变分布导致沟道在源极附近“夹紧”，且朝漏极放宽沟道宽度。沿y轴的深度单位是微米，且在相对于晶圆的开始表面的生长外延层中测得，该开始表面的数值为零。
图12是描述了模拟栅极电流(IG，安培/微米)与所施加的漏极偏压(VDS)的关系的曲线图。常规JFET曲线120与真实数据匹配。较高的电离电流导致栅极电流的大幅增加，其对应于JFET前端放大器的偏置电流的增加。DTGJFET的曲线示出了在给定的电压下栅极电流的显著减小。使用图10中描述的经修改的结构，栅极电流能如对于经修改的DTGJFET的曲线图中所描述地进一步减少。增加阱注入和漏极之间的间距(即增加器件长度)将曲线124偏移至曲线126。
图13是描述对根据图10和11的DTGJFET器件130与常规JFET132在施加5V的漏极偏压(VDS)下的驱动电流的曲线图。与JFET器件的曲线132相比，DTGJFET的曲线130示出了漏极电流对器件长度的灵敏度的降低。这能导致短长度下的可制造性的提高和大型器件的驱动电流的增大改进的可制造性(受益于减少的栅极电流)。
因此在本示教的各种实施例中，顶栅能在器件的整个工作中完全耗尽。耗尽能在没有施加偏压时发生，例如在向源极区域、漏极区域和顶栅同时施加0V期间。因为顶栅中的低掺杂剂浓度，其能够从源极向漏极横跨沟道全程延伸，并全程接触横跨的沟道，所以在没有施加偏压的情况下而发生耗尽。即使顶栅是由低掺杂形成的高电阻率区域，很少或者没有会对器件贡献热噪声的电流通过该顶栅。栅极区域中的轻掺杂导致很大的击穿电压。此击穿电压足够大，以提供限制导致高栅极漏电压的电离电流所必需的余量。此外，轻掺杂导致更宽的耗尽区域，其减少栅极-沟道电容，并提高器件速度。
在一个实施例中，顶栅注入的选择性的移除能具有将掩模步骤从制造工艺中移除的额外的益处，因此减少了制造成本。
在各种实施例中，定义栅极的横向扩散区域的使用能进一步降低电离电流和栅极电流，从而允许应用集扩大以及电路设计的更多灵活性。
形成N沟道DTGJFET器件的示例性方法可包括多个步骤。应该理解，能够以不同于所描述的次序执行下面的步骤，且其它工艺步骤能在每个所描述的步骤之前、之后或者期间执行。例如，能够执行一个或者多个推进/退火步骤，以及在工艺的结尾激活退火。
第一步骤可包括通过提供将体硅注入成合适的掺杂剂浓度的栅极掺杂、生长具有合适的掺杂浓度的外延层和/或注入半导体晶圆或者外延层中的阱(例如P阱)中的至少一种方法。接着，可执行选择性的掩模和N型源和漏扩展区域的注入。随后，可形成图案化的沟道掩模，并且可通过该图案化的沟道掩模执行N沟道注入。
为了形成顶栅，可使用各种方法。例如，可通过沟道掩模执行P型注入。顶栅也可使用独立的图案化的顶栅掩模来形成，通过该顶栅掩模注入P型掺杂剂来形成顶栅。另外，由体硅注入产生的掺杂可足够提供顶栅，其中使用合适的注入能量利用沟道注入将沟道埋入顶栅下面。
随后，N型源和漏区域能够被掩模遮挡和注入，然后P型栅极接触能够被掩模遮挡和注入。
尽管陈述本示教的宽泛范围的数值范围和参数是近似值，但仍然尽可能精确地报告在特定示例中陈述的数值。然而，任何数值固有地包含必然来自它们相应的试验测量中存在的标准偏差的某些误差。而且，应当将本文中公开的所有范围理解为包含其中所包含的任何和所有的子范围。例如，“小于10”的范围可包括在最小值0和最大值10之间(含0和10)的任何和所有子范围，即具有等于或大于0的最小值和等于或小于10的最大值的任何和所有子范围，例如1到5。在某些情况下，该参数所述的数值可取负值。在这种情况下，陈述为“小于10”的范围的示例值可以采用负值，例如，-1、-2、-3、-10、-20、-30等。
虽然已经关于一个或多个实现示出了本发明，但可对所示示例作出变化和/或修改，而不背离所附权利要求的精神和范围。此外，虽然已经关于若干实现中的仅一个实现公开本发明的具体特征，但在需要和对任何给定或具体功能有利时，可将这样的特征与另一实现的一个或多个其它特征组合。此外，就术语“包含”、“具有”、“带有”或其变形在本具体说明和权利要求书中使用的范畴而言，此类术语旨在以与术语“包括”相类似的方式作包括在内之解。术语“至少一个”用于表示所列出的顶中的一个或多个可被选择。此外，在本文的讨论和权利要求中，针对两种材料所使用的术语“在...上”，一个在另一个“上”，表示材料之间的至少某些接触，而“在...上方”表示材料接近，但可能有一个或多个附加的介入材料，使得接触是可能的但不是必需的。如本文中所使用的，“在...上”或“在...上方”都不表示任何方向性。术语“共形”描述涂层材料，其中下层材料的角受到共形材料的保护。术语“约”指示所列出的值可有某种改变，只要改变不会导致所示实施例的过程或结构的不一致即可。最后，“示例性”指示该描述用作示例，而不表示它是理想的。通过考虑说明书和实施本文所公开的发明，本发明的其它实施例对于本领域技术人员将变得显而易见。旨在认为说明书和示例仅仅是示例性的，而本发明的真实范围和精神由所附权利要求指明。
基于与晶片或衬底的常规平面或工作面平行的平面来限定本申请中使用的相对位置的术语，而与晶片或衬底的定向无关。本申请中使用的术语“水平”或“横向”定义为与晶片或衬底的常规平面或工作面平行的平面，而与晶片或衬底的定向无关。术语“垂直”指的是垂直于水平的方向。诸如“在...上”、“侧”(如在“侧壁”中)、“上”、“下”、“在...之上”、“顶部”和“在...下”之类的术语是相对于晶片或衬底的顶面上的常规平面或工作面来限定的，而与晶片或衬底的定向无关。
Claims (10)
1.一种半导体器件，包括：
位于半导体层中的源极区域；
位于所述半导体层中的漏极区域；
位于所述半导体层中设置在所述源极区域和漏极区域之间的沟道区域；以及
位于所述半导体层中设置在所述源极区域和漏极区域之间的顶栅，其中所述顶栅横跨从所述源极区域向所述漏极区域的整个范围覆盖所述沟道区域，且适合于在器件工作期间完全耗尽。
2.如权利要求1所述的半导体器件，其特征在于，所述顶栅的下表面进一步横跨从所述源极区域到所述漏极区域的整个范围与所述沟道区域接触。
3.如权利要求2所述的半导体器件，其特征在于，进一步包括：
包括所述顶栅的晶体管栅极，其中所述晶体管栅极进一步包括：
具有上表面的底栅，其横跨整个沟道区域范围与所述沟道区域的下表面接触，所述沟道区域设置在所述源极区域和所述漏极区域之间。
4.如权利要求3所述的半导体器件，其特征在于，所述晶体管栅极进一步包括：
位于相对于所述沟道区域的第一横向位置的第一部分，其与所述沟道区域接触；以及
位于相对于所述沟道区域的第二横向位置的第二部分，其与所述沟道区域接触，
其中所述晶体管栅极因此与所述沟道区域的四侧接触。
5.如权利要求1所述的半导体器件，其特征在于：
所述沟道区域包括峰值浓度在约1×1016原子/cm3与约1×1017原子/cm3之间的具有第一类型导电性的第一类型掺杂剂；以及
所述顶栅包括峰值浓度约为1×1016原子/cm3的具有与所述第一类型导电性相反的第二类型导电性的第二类型掺杂剂。
6.如权利要求1所述的半导体器件，其特征在于：
所述顶栅包括从所述源极区域向所述漏极区域延伸的掺杂剂梯度，其中朝所述源极区域的掺杂剂的第一峰值浓度比朝所述漏极区域的掺杂剂的第二峰值浓度高。
7.如权利要求1所述的半导体器件，其特征在于，在器件工作期间，所述顶栅在所述器件的整个工作期间完全耗尽。
8.如权利要求1所述的半导体器件，其特征在于，所述顶栅在没有施加偏压的情况下完全耗尽。
9.如权利要求1所述的半导体器件，其特征在于，在对所有源极区域、漏极区域和顶栅同时施加0.0伏电压期间，所述顶栅完全耗尽。
10.一种用于形成半导体器件的方法，包括：
将源极区域、漏极区域和沟道区域注入衬底中，其中所述沟道区域设置在所述源极区域和所述漏极区域之间；以及
将顶栅注入所述衬底中，其中所注入的顶栅横跨从所述源极区域到所述漏极区域的整个范围覆盖所述沟道区域。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24971609P | 2009-10-08 | 2009-10-08 | |
| US61/249,716 | 2009-10-08 | ||
| US12/726,855 US20110084318A1 (en) | 2009-10-08 | 2010-03-18 | Depleted top gate junction field effect transistor (dtgjfet) |
| US12/726,855 | 2010-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102254951A true CN102254951A (zh) | 2011-11-23 |
Family
ID=43413644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010505778XA Pending CN102254951A (zh) | 2009-10-08 | 2010-09-29 | 耗尽型顶栅结型场效应晶体管(dtgjfet) |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20110084318A1 (zh) |
| EP (1) | EP2309534A1 (zh) |
| CN (1) | CN102254951A (zh) |
| TW (1) | TW201114038A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298964A (zh) * | 2015-06-02 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 结型场效应晶体管及其制作方法 |
| CN109728100A (zh) * | 2017-10-30 | 2019-05-07 | 亚德诺半导体无限责任公司 | 低栅极电流结型场效应晶体管器件架构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103367414B (zh) * | 2012-04-09 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 纵向夹断的面结型场效应晶体管结构及制造方法 |
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| US5118632A (en) * | 1989-10-20 | 1992-06-02 | Harris Corporation | Dual layer surface gate JFET having enhanced gate-channel breakdown voltage |
| CN101366123A (zh) * | 2005-12-22 | 2009-02-11 | 模拟设备股份有限公司 | 漏极和/或源极上带改进的植入物的结型场效应晶体管 |
-
2010
- 2010-03-18 US US12/726,855 patent/US20110084318A1/en not_active Abandoned
- 2010-09-06 EP EP10175501A patent/EP2309534A1/en not_active Withdrawn
- 2010-09-15 TW TW099131174A patent/TW201114038A/zh unknown
- 2010-09-29 CN CN201010505778XA patent/CN102254951A/zh active Pending
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| CN109728100A (zh) * | 2017-10-30 | 2019-05-07 | 亚德诺半导体无限责任公司 | 低栅极电流结型场效应晶体管器件架构 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2309534A1 (en) | 2011-04-13 |
| TW201114038A (en) | 2011-04-16 |
| US20110084318A1 (en) | 2011-04-14 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20111123 |