CN102254572A - 写入并同时验证非易失性存储单元的方法 - Google Patents

Abstract

一种写入并同时验证非易失性存储单元的方法，其步骤包括，施加一写入电压于非易失性存储单元上以将一储存数据储存至非易失性存储单元，并于施加写入电压于非易失性存储单元上的同时，藉由检测该非易失性存储单元的一写入电流来验证写入非易失性存储单元的结果。本发明利用同时进行写入非易失性存储单元与写入结果的验证，可节省大量的电源消耗以及数据储存时间。

Description

写入并同时验证非易失性存储单元的方法

技术领域

本发明是有关于存储器，特别是涉及一种写入并同时验证非易失性存储单元的方法。

背景技术

非易失性存储器(Non-volatile memory，NVM)是指即使从含有NVM单元的装置移除供电时也能够持续地储存信息的半导体存储器。NVM包含光罩只读存储器(Mask Read-Only Memory，Mask ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦拭可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电子式擦拭编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)和闪存(FLASH memory)等。非易失性存储器广泛用于半导体工业中，且已开发成一防止已编程数据流失的存储器。例如电子设备的固件存储器(firmware storage)、数码相机、便携式音频和视频设备的数据存储器(datastorage)，以及最近成为趋势用于个人计算机或笔记型计算机的固态磁盘驱动器(solid-state disk-drive，SSD)。尽管有不同的应用领域的非易失性存储器，这些非易失性存储器在快速增长的移动/便携式应用中皆具有共同的目标效能要求。亦即更快写入速度的非易失性存储器和更高能源效率的写入程序，为目前和将来一代的非易失性存储器最重要的效能指针。通常，可基于装置的最终用途要求来对非易失性存储器进行编程、读取和/或擦拭，且该已编程的数据可被储存较长一段时间。

然而，根据目前一般主流非易失性存储器阵列结构的分类，所有的或非型(NOR-type)、氮化硅型(NORM-type)以及最普遍的与非型(NAND-type)非易失性存储器，在试图进一步改善他们目前的写入速度和写入功率的性能，以满足在未来应用中更具挑战性的产品规格时，皆遭遇不同须被移除的障碍。在现有的闪存中，基底上以隧穿氧化层(Tunneling Oxide)与浮置栅极(Floating Gate)相隔，且浮置栅极的上配置有控制栅极(Control Gate)，此二栅极之间以栅极介电层(Inter-Gate Dielectric Layer)相隔，其中，此闪存为堆栈栅极闪存，且浮置栅极与控制栅极是由掺杂的多晶硅制作而成，而源极区与漏极区则配置于基底的两侧。

当闪存在进行数据写入的操作时，是将源极与基底接地，且在控制栅极与漏极上施以适当电压，用以将电子注入浮置栅极中。而在读取闪存中的数据时，是于控制栅极上施以适当的工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的阈值电压(threshold voltage)，而此信道的阈值电压即为判读数据值「0」或「1」的依据。另外，在闪存进行擦除数据的操作时，是将基底、漏(源)极区或控制栅极的相对电位提高，并利用穿隧效应使电子由浮置栅极穿过穿隧氧化层而排至基底(亦即Substrate Erase)或漏(源)极中(Drain(Source)Side Erase)，或是穿过栅极介电层而排至控制栅极中。

在对闪存进行写入的操作时，通常是以信道热电子注入(Channel HotElectron Injection，CHEI)模式对闪存进行写入操作，以将数据写入至闪存内；在进行闪存内的数据擦除时，则以FN穿隧(Fowler Nordheim tunneling)模式将电子自浮置栅极中经由穿隧氧化层拉出至通道中。

另外基于对更高的储存能力和更小的单元尺寸的日益增加的要求，近年来已经受到大量关注的另一种类型的NVM单元是利用局部化的电荷储存来提供每储存单元两个数据位。在这样的装置中，一非导电电荷捕获层是设置在通道与栅极之间，且最佳地设置在两个介电层(例如二氧化硅)之间。这样类型的NVM称为氮化物只读存储器(nitride read only memory，NROM)且通常包括氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)电荷捕获结构。利用电荷捕获材料的NVM单元的一个主要优势是电荷的局部化储存，其允许每个单元中储存两个数据位。这样的局部化电荷储存允许一个电荷(位-1)储存在接近一个源极/漏极区域的区域中的电荷捕获层中，且另一电荷(位-2)储存在接近另一源极/漏极区域的区域中的电荷捕获层中。

随着科技的进步，虽然非易失性存储器已发展出许多不同的类型，但写入非易失性存储器的方式却是大同小异。图1为现有的写入非易失性存储单元的流程图。请参照图1，首先，经由芯片写入缓冲区传输欲被写入非易失性存储器的数据，以获得储存数据(步骤S102)。接着步骤S104依据储存数据将写入电压设定为写入电压组态(高压组态)(亦即建立芯片高压电源以提供非易失性存储单元写入装置所需的偏压)。继之，将储存数据写入非易失性存储单元中(步骤S106)(亦即响应写入到存储单元的数据交替非易失性存储单元的储存状态)。然后，步骤S108将写入电压回复为非写入电压组态(低压组态)。换言之，复原先前建立芯片高电压至较低的状态，以准备进行之后的验证读取阶段。接着，便可对结束写入后的非易失性存储单元进行验证读取(verify read)(步骤S110)(亦即，对存储单元执行内部读操作以判断数据是否已被正确写入)。值得注意的是，执行步骤S106中的写入非易失性存储单元步骤，与执行步骤S108中的非易失性存储单元的验证读取步骤的主要不同之处，在于施加于非易失性存储器的端点偏压状态的不同，亦即可藉由非易失性存储器的端点偏压状态来区别对非易失性存储器所执行的操作。

然后再依据所读取的结果判断是否已成功写入非易失性存储器(步骤S112)，亦即判断数据是否已正确地被写入非易失性存储器中。若所读取的结果为失败，则回到步骤S104而再一次将存储单元的端点电压设定为写入电压组态，并接着重新执行步骤S106～S112。明显地，只要数据没有正确地被写入非易失性存储器，一个迭代组成的步骤S104～S112将形成一封闭循环的内部算法。因此，在考虑写入控制时序和写入控制电源电压消耗时，重试写入循环中重复执行的步骤S104，S108和S110为不必要的开销(overhead)，因为这3个步骤实际上并不执行写入非易失性存储单元的操作。步骤S104，S108和S110准备之后写入程序所必需的高电压并判断写入非易失性存储单元的数据是否正确。相反地，若步骤S112判断步骤S110所读取的结果为成功，则结束写入非易失性存储器(步骤S114)。步骤S114指示写入命令的完成以及写入操作执行模式的退出，以返回系统存取非易失性存储器的完成状态。

简言之，我们可以很容易地推断，上述传统的非易失性存储器算法需要改进，以避免在控制时序和功率中“验证，然后重试写入”的步骤造成不必要的能源浪费。然而，在所有的或非型、氮化硅型以及与非型的非易失性存储器架构，皆有各自独有的原因而无法轻易地改进算法。

举例来说，图2为传统的非易失性存储单元写入装置示意图，其中非易失性存储单元例如为或非快闪存储单元(NOR flash memory cell)、与非快闪存储单元(NAND flash memory cell)或是氮化硅只读存储单元(NitrideRead Only Memory cell，NROM cell)。请参照图2，假设非易失性存储单元202为一或非快闪存储单元。改进算法将遭遇下列所述的挑战。首先，在或非快闪存储单元进行写入的过程中，由于其漏极端D1的偏压来自一高电压电荷泵浦电路(未绘示)，因此无法进行漏极端D1的讯号检测(无论是来自非易失性存储单元阵列的电压信号或电流信号)。再者，或非快闪存储单元的源极端S1则偏压于芯片接地电平电压VSS，且此源极端S1并无进行寻址的操作，因此在无法区别各个存储单元的情形下，无法对源极端S1进行端点的讯号检测(无论是来自非易失性存储单元阵列的电压信号或电流信号)。基于上述原因，或非快闪存储单元亦必须经由执行如步骤S104～S112的循环来确保数据已正确地写入存储单元中，而在前述写入存储单元的步骤S106中除了进入或非快闪存储单元的热电子外，其余在或非快闪存储单元于写入偏压状态的电流将被丢弃至源极端电源VSS。简言之，或非快闪存储单元的写入方式的主要缺点来自步骤S102到S114中控制时序与功耗的不必要开销(overhead)。

另一方面，假设非易失性存储单元为氮化物只读存储单元。改善写入氮化物只读存储单元方法所遭遇的问题则是因为氮化物只读存储单元的漏极端D1写入偏压亦来自高电压电荷泵浦电路，因此也无法对氮化物只读存储单元的漏极端D1进行讯号检测(无论是来自非易失性存储单元阵列的电压信号或电流信号)。而氮化物只读存储单元的源极端S1偏压于芯片接地电平电压VSS。由于氮化物只读存储器的架构应用存储器译码在源极端S1上，因此确实可执行源极端S1的讯号检测(无论是来自非易失性存储单元阵列的电压信号或电流信号)来进行源极端的寻址。然而，由于在执行如步骤S106的写入操作时，氮化物只读存储单元的源极端S1偏压在0V，对氮化物只读存储单元来说，任何路径电压的压降将导致非零的源极端偏压，如此将影响到氮化物只读存储单元的写入特性。换言之，非零的源极端偏压将使得源极端S1的讯号检测无法在步骤S106中被执行(无论是来自非易失性存储单元阵列的电压信号或电流信号)。

举例来说，电压讯号检测需要一非零的非易失性存储单元阵列电压讯号以与参考电压比较，而电流讯号检测需要至少可提供电流镜正常运作的非零的源极端电压电平。因此，前述写入存储单元的步骤S106中除了进入氮化物只读存储单元的热电子外，其余在氮化物只读存储单元于写入偏压状态的电流将被丢弃至源极端电源VSS。简言之，氮化物只读存储单元的写入方式的主要缺点来自步骤S102到S114中控制时序与功耗的不必要开销。

另外，假设非易失性存储单元为与非快闪存储单元。改善写入与非快闪存储单元方法所遭遇的问题为其漏极端D1的偏压来自一写入缓冲锁存器(writer buffer latch)(未绘示)，在执行如步骤S106的写入操作时，漏极端D1的偏压为0V，而其源极端S1的偏压则来自芯片接地电平电压VSS。虽然与非闪存有对其源极端S1进行寻址，但仍然无法对其源极端S1进行讯号检测(无论是来自非易失性存储单元阵列的电压信号或电流信号)。这是由于在执行如步骤S106的写入操作时，与非闪存的漏极端D1与源极端S1的电压差为0V(漏极端D1与源极端S1的电压皆偏压在0V)。因此，在傅勒-诺德翰穿隧(Fowler-Nordheim tunneling)的写入机制下，将不会产生任何电流在位线上，使得不论在漏极端D1或源极端S1上皆不会产生任何电流，因而无法在步骤S106中写入存储单元的期间执行电流讯号的检测。简言之，与非快闪存储单元的写入方式的主要缺点来自步骤S102到S114中控制时序的不必要开销(overhead)与功耗。

发明内容

本发明提供一种写入并同时验证非易失性存储单元的方法，可节省大量的电源消耗以及数据储存时间。

本发明提出一种写入并同时验证非易失性存储单元的方法，包括施加一写入电压于非易失性存储单元上以将一储存数据储存至非易失性存储单元，并于施加写入电压于非易失性存储单元上的同时，藉由检测非易失性存储单元的写入电流来验证非易失性存储单元的写入结果。

在本发明的一实施例中，上述的施加写入电压于该非易失性存储单元前的步骤包括，首先，获得储存数据。接着，依据储存数据设定写入电压的组态。之后，将写入电压施加于非易失性存储单元。

在本发明的一实施例中，上述的写入方法还包括当验证完非易失性存储单元的写入结果后，将写入电压回复为非写入电压组态。

在本发明的一实施例中，上述的验证非易失性存储单元的写入结果的步骤还包括，当所检测到的写入电流达到一预设电平时，禁能非易失性存储单元。

在本发明的一实施例中，上述的禁能非易失性存储单元的步骤包括移除施加于非易失性存储单元上的写入电压。

在本发明的一实施例中，上述的写入电压为一电压脉冲。

基于上述，本发明利用同时进行写入非易失性存储单元与写入结果的验证，可节省大量的电源消耗以及数据储存时间。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。

附图说明

图1为现有的写入非易失性存储单元的方法流程图。

图2为传统的非易失性存储单元写入装置示意图。

图3为本发明一实施例的非易失性存储单元写入装置示意图。

图4为本发明一实施例的写入并同时验证非易失性存储单元的方法流程图。

图5为本发明另一实施例的非易失性存储单元写入装置图。

图6A为图1所示现有技术的写入电压波形图。

图6B为利用图4实施例的写入方法的写入电压波形示意图。

附图符号说明

300、500：非易失性存储单元写入装置

302、502：非易失性存储单元

304：字线驱动模块

306：位线控制模块

308：感测单元

310：写入电压供应单元

BL、BL0～BL7：漏极位线

SL：源极位线

VB：基底偏压电压

G1：栅极端

D1：漏极端

S1：源极端

B1：基底端

A～D、XA～XD、YA～YD：写入电压波形

S102～S114：现有的写入非易失性存储单元的步骤

S402～S410：写入并同时验证非易失性存储单元的步骤

具体实施方式

图3为本发明一实施例的非易失性存储单元写入装置图。请参照图3，非易失性存储单元写入装置300包括排成阵列的多个、字线驱动模块304、位线控制模块306、感测单元308以及写入电压供应单元310。各个非易失性存储单元302包括源极端S1、漏极端D1、栅极端G1以及基底端B1。非易失性存储单元302例如是或非快闪存储单元(NOR flash memory cell)、与非快闪存储单元(NAND flash memory cell)或是氮化硅只读存储单元(Nitride Read Only Memory cell，NROM cell)。在本实施例中，非易失性存储单元302的漏极端D1通过漏极位线BL耦接至位线控制模块306，其源极端S1通过源极位线SL耦接至位线控制模块306，其栅极端G1则通过对应的字线WL耦接至字线驱动模块304。另外，非易失性存储单元502的基底端B1则耦接至基底偏压电压VB。

其中，字线驱动模块304与位线控制模块306分别控制供给非易失性存储单元302的电压。感测单元308耦接位线控制模块306，通过位线控制模块306感测非易失性存储单元302的电性参数，例如电压或电流大小等等。写入电压供应单元310耦接字线驱动模块304与位线控制模块306，用以在写入期间供应写入电压(高压)给字线驱动模块304与位线控制模块306以驱动(写入)非易失性存储单元302。本实施例所述及的「写入」可以是数据写入、擦除(erasing)等操作。换言之，执行同步写入与验证非易失性存储单元302的操作偏压状态为完全相同的写入偏压状态，字线端偏压在写入状态，漏极端偏压在写入状态，源极端偏压在写入状态以及基底端偏压在写入状态。值得注意的是，在此写入阶段的写入偏压状态中，当写入电压供应单元310开启时，感测单元308亦同时开启。

图4为本发明一实施例的写入并同时验证非易失性存储单元的方法流程图。以下将结合图3的非易失性存储单元写入装置300对写入并同时验证非易失性存储单元的方法进行说明。请同时参照图3与图4，首先，经由芯片写入缓冲区(未绘示)传输欲被写入非易失性存储器的数据，以获得欲储存的储存数据(步骤S402)。接着，写入电压供应单元310依据储存数据设定其输出的写入电压的组态(步骤S404)，以提供给字线驱动模块304与位线控制模块306于写入非易失性存储单元302时使用。若所进行的「写入」为擦除或重置(reset)等操作，则不需要进行步骤S402，而步骤S404则使字线驱动模块304与位线控制模块306输出擦除组态的写入电压给非易失性存储单元302。

值得注意的是，当写入电压供应单元310开始建立高电压的写入电压时，感测单元308在同一时间也同时被启动而开始对非易失性存储单元302进行电性参数的检测。如此一来，当字线驱动模块304与位线控制模块306接着对非易失性存储单元302进行写入的同时，感测单元308可经由漏极位线BL感测非易失性存储单元302的电性参数，以对非易失性存储单元302的写入情形进行验证(步骤S406)，步骤S406决定非易失性存储单元302是否已成功地被写入。上述电性参数可以是电压或是写入电流。例如，在字线驱动模块304与位线控制模块306输出擦除组态(或是写入组态)的写入电压给非易失性存储单元302的期间，感测单元308可以感测漏极位线BL上的电压(或写入电流)变化并决定非易失性存储单元302的写入电流是否达到预设电平。

其中写入电压可为一电压脉冲的形式，而感测单元308即在写入电压的脉冲期间对非易失性存储单元302进行验证。由于非易失性存储单元302的写入情形将反映在非易失性存储单元302的输出电性参数，因此当感测单元308感测出其中一个非易失性存储单元302的电性参数(例如写入电流)达到预设的电平时，亦即感测单元308验证出该非易失性存储单元302已写入完毕时，位线控制模块306便禁能该非易失性存储单元302，而其它非易失性存储单元302则继续进行写入。如前所述，感测单元308会监督这些非易失性存储单元302的写入进度，而个别地依据进度去禁能已经完成写入的存储单元302。禁能非易失性存储单元302的手段可通过移除施加于非易失性存储单元302上的写入电压，亦即使位线控制模块306停止输出写入电压给对应的非易失性存储单元302的方式来实现。

由于在同一条字线WL上的各个非易失性存储单元302的写入速度可能不同。也就是说，在同一条字线WL上，某一些非易失性存储单元302可能较其它非易失性存储单元302先完成写入的操作。在现有技术中，这些先完成写入操作的非易失性存储单元302仍需等待其它非易失性存储单元302完成写入后，才能一起移除写入电压，因此先完成写入的存储单元在被移除写入电压之前会有不必要的功耗。然而，由于非易失性存储单元302的数据写入/擦除方式为利用穿遂效应实现，其为一种破坏性的数据储存方式，在等待未完成写入的非易失性存储单元302的同时，先完成写入的非易失性存储单元302将持续承受来自字线驱动模块304与位线控制模块306的写入电压，而造成非易失性存储单元302的使用寿命缩短。利用本实施例的写入方法，可在非易失性存储单元302写入完成后便个别化地移除写入电压，减少非易失性存储单元302承受写入电压的时间，以延长非易失性存储单元302的使用寿命。另外，由于较早完成写入的存储单元302会被提早移除写入电压，因此可以节省功率的浪费。

最后，当非易失性存储单元302已写入且验证完毕后，写入电压供应单元310降低其输出的写入电压，使写入电压回复到非写入电压组态(步骤S408)。至此，非易失性存储单元302的写入操作已结束(步骤S410)，而不需进行额外的验证步骤。

藉由上述步骤S406中，在写入储存数据至非易失性存储单元302的同时，一边验证非易失性存储单元302的数据写入情形，可避免如现有技术般地重复地进行设置写入电压组态(高压组态)、写入非易失性存储单元302中的储存数据、将写入电压回复为非写入电压组态(低压组态)、以及验证读取等步骤，如此可节省大量的电源消耗以及时间。另外，在写入的过程中，流经非易失性存储单元302的写入电荷会被感测单元308所利用(亦即感测存储单元302的电压或电流)，让功率的使用更有效率，避免如现有技术般地白白浪费掉写入电荷。

详细来说，写入并同时验证非易失性存储单元的装置可如图5所示。图5为本发明另一实施例的非易失性存储单元写入装置图。请参照图5，本实施例的非易失性存储单元写入装置500与图3的非易失性存储单元写入装置300的不同之处在于，非易失性存储单元502包括一源极端S1、一漏极端D1、一栅极端G1以及一基底端B1。其中非易失性存储单元302例如是或非快闪存储单元(NOR flash memory cell)、与非快闪存储单元(NANDflash memory cell)或是氮化硅只读存储单元(Nitride Read Only Memory cell，NROM cell)。在本实施例中，每一字线WL上具有8个非易失性存储单元502，然不以此为限，实际应用上非易失性存储单元亦可为16个、32个或是任意整数个。图5中的8个非易失性存储单元502的漏极端D1分别通过漏极位线BL0～BL7耦接至位线控制模块306，其源极端S1通过源极位线SL耦接至位线控制模块306，其栅极端G1则通过对应的字线WL耦接至字线驱动模块304。另外，非易失性存储单元502的基底端B1则耦接至基底偏压电压VB。

图5实施例的非易失性存储单元写入装置500的写入并同时验证非易失性存储单元的方法亦可依照图4的流程步骤来实现。举例来说，在步骤S406中，若欲写入一“00000000”的数字数据，可控制字线驱动模块304与位线控制模块306将基底偏压电压VB、源极位线SL、字线WL与漏极位线BL0～BL7的写入电压设定为写入电压组态。换言之，各非易失性存储单元502的字线端偏压、漏极端偏压、源极端偏压以及基底端偏压皆处于写入状态。例如将基底偏压电压VB与源极位线SL均设置为接地电压，而字线WL与漏极位线BL0～BL7的电压均设置为写入电压(例如12伏特，由写入电压供应单元310所提供)。如此一来，电子便可便可利用穿隧效应进入到非易失性存储单元502中(在此假设非易失性存储单元502捕捉到电子时所代表的位值为“0”，而未补捉到电子时所代表的位值为“1”)，使同一条字线WL上的8个非易失性存储单元502皆得捕捉到电子而写入“00000000”的数字数据。

值得注意的是，本实施例亦如同图4的实施例所述，当写入电压供应单元310开始建立高电压的写入电压时，感测单元308在同一时间也同时被启动而开始对漏极位线BL0～BL7进行电性参数的检测。在此写入阶段的写入偏压状态中，当写入电压供应单元310开启时，感测单元308亦同时开启。如前所述的写入电压供应单元310，同时写入与验证的操作被实施在同一条字线WL上的8个非易失性存储单元502。

而当感测单元308感测出漏极位线BL0～BL7中某一条位线的电性参数达到预设的状态时，位线控制模块306便禁能相对应的非易失性存储单元502之前在写入状态的漏极偏压。

举例来说，假设图5中与漏极位线BL0耦接的非易失性存储单元502已写入完毕，则漏极位线BL0的电性参数(例如电压值或电流值)会达到某一个预设电平。感测单元308在感测到漏极位线BL0的电性参数达到预设的电平后，位线控制模块306便停止输出写入电压给漏极位线BL0，使对应的非易失性存储单元502的漏极端D1成为浮接状态而停止写入的操作。换言之，对应漏极位线BL0的非易失性存储单元502超出了感测单元308的预设判断标准，因此其位线偏压变为浮接状态使得其漏极端写入偏压状态被移除，而非易失性存储单元502对应的漏极位线BL0因而退出其写入操作，另外源极端与基底端则处于写入状态。

于此同时，其它尚未写入完成的非易失性存储单元502的各个端点的电压依然为写入电压组态(亦即非易失性存储单元502的字线端偏压、漏极端偏压、源极端偏压以及基底端偏压依然处于写入状态)，直到完成写入储存数据(所有漏极位线BL0～BL7的电性参数均因达到预设的电平而成为浮接状态)后，才结束此一字符的写入操作。(亦即当8个非易失性存储单元502其中之一被写入达到感测单元308预设的感测标准时，其漏极端偏压将被设定为浮接状态进而退出写入操作，而其它未达到预设感测标准的非易失性存储单元502则仍处于写入状态)

另外，感测单元308所感测的电性参数可依实现非易失性存储单元502的组件技术不同而有所不同。例如当非易失性存储单元502为快闪存储单元或氮化硅只读存储单元时，感测单元308所感测的电性参数可为电流大小，而当非易失性存储单元502为与非快闪存储单元时，感测单元308所感测的电性参数可为电压大小。

类似地，在步骤S408中，当字线WL上的8个非易失性存储单元502皆写入完毕后，写入电压供应单元310便可降低其输出的写入电压，使写入电压回复到非写入电压组态。

图6A为图1所示现有技术的写入电压波形图。图6A中的A～D为说明重试4次图1的写入步骤S106。其中A～D可延展至任何重试次数。图6A中的XA～XD为说明重试4次图1的步骤S104。图6A中的YA～YD为说明重试4次图1的步骤S108。图6A中的A～D为说明重试4次图1的步骤S106。图6A中的ZA～ZD为说明重试4次图1的“写入后验证”步骤(亦即步骤S110)。

图6B为利用图4实施例的写入方法的写入电压波形示意图。比较图6A及图6B可明显看出，利用图4实施例的写入并同时验证的方法，实际写入脉冲可由A+B+C+D缩减至A+B+C，其余的XB～XD、YA、YB、YD、ZA～ZD以及D被完全移除而只剩下XA与YC，进而节省控制时间与功率消耗。利用图4实施例的写入方法仅仅需要设定一次写入电压供应单元输出的写入电压的组态(亦即建立高电压的写入电压)，接着便可同时进行写入与验证写入数据的操作，而不需如现有技术般重复地进行写入电压的升压与降压，图4的验证并同时写入方法省去不必要的时间浪费与反复建立高电压(步骤S104)、复原高电压(步骤S108)以及验证写入(步骤S110)所造成的功耗。明显地，避免反复执行前述的步骤S104、S108与S110可节省许多的数据写入时间，同时也大大地减少电源的消耗。

综上所述，本发明利用同时进行写入非易失性存储单元与写入结果的验证，可节省大量的电源消耗以及数据储存时间。另外，感测单元接收在写入非易失性存储单元时流出非易失性存储单元的电流当作其操作电源，可更有效率地使用电源。而在完成写入非易失性存储单元后移除写入电压，则可减少非易失性存储单元承受写入电压的时间，延长非易失性存储单元的使用寿命。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，故本发明的保护范围以本发明的权利要求为准。

Claims (6)

1.一种写入并同时验证非易失性存储单元的方法，包括：

施加一写入电压于该非易失性存储单元上以将一储存数据储存至该非易失性存储单元；以及

于施加该写入电压于该非易失性存储单元上的同时，藉由检测该非易失性存储单元的一写入电流来验证该非易失性存储单元的写入结果。

2.如权利要求1所述的写入方法，其中施加该写入电压于该非易失性存储单元前的步骤包括：

获得该储存数据；以及

依据该储存数据设定该写入电压的组态。

3.如权利要求1所述的写入方法，还包括：

当验证完该非易失性存储单元的写入结果后，将该写入电压回复为非写入电压组态。

4.如权利要求1所述的写入方法，其中验证该非易失性存储单元的写入结果的步骤还包括：

当所检测到的该写入电流达到一预设电平时，禁能该非易失性存储单元。

5.如权利要求4所述的写入方法，其中禁能该非易失性存储单元的步骤包括：

移除施加于该非易失性存储单元上的该写入电压。

6.如权利要求1所述的写入方法，其中该写入电压为一电压脉冲。

Images