CN102227808A - 静电放电保护电路 - Google Patents
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Abstract
一种用于保护电子器件(200)中的节点(201)不受静电放电危害的电路，包括：电压导轨(206)，被布置为在器件通电时提供预定电压；第一开关器件(202)，连接于所述节点(201)与接地端(204)之间；第二开关器件(203)，耦接至所述节点(201)，并被布置成控制所述节点(201)和接地端(204)之间的第一开关器件(202)的电导；其中第二开关器件(203)被配置成不管器件是通电还是不通电都：(a)当节点(201)和电压导轨(206)间的电势差在工作范围内时，保持第一开关器件(202)的电导为低，以及(b)响应于节点(201)处的过电压来保持第一开关器件(202)的电导为高，以使电流从节点(201)流至接地端(204)。
Description
技术领域
本发明涉及一种用于保护器件或者电子元件不受静电放电或者其他潜在的破坏性过电压源的损害的电路。
背景技术
当前，各种电路设计用于保护敏感元件免受静电放电(ESD)的损害。这样的电路通常被称为“ESD钳位电路”，这是因为它们用于在发生ESD现象时，将元件的敏感节点钳制至地或者其他安全电压。然而，每种传统的ESD钳位电路设计都存在有一个或多个问题。现在，将参照示出了三种不同的传统ESD钳位电路技术的图1，来对一些传统的ESD钳位电路设计及他们的不足进行描述。
图1a示出了一种常规类型的ESD钳位电路，该电路被配置为保护所示电路中的点101。通常，点101为集成电路的电源导轨(power rail)。当将DC电压施加至电源导轨时，ESD钳位电路失效。如果电源导轨101处于0V DC且具有快速上升时间的信号(如ESD现象)施加在至电源导轨101，则电路会将电源导轨钳制至接地导轨102。因此，这种类型的钳位电路仅在电路不通电时工作。
电路中的点108通过电容107耦接至接地端，并通过电阻106连接至点101(RC滤波器配置)。当在点101发生ESD现象时，该点处的电压迅速上升。点108不响应ESD现象，并且包含有晶体管104和105的反相放大器的输入端呈现低电平，而反相放大器的输出端被驱动至高电平。这确保了大功率晶体管103(当其为大功率MOSFET时通常称之为“双极型绝缘栅场效应晶体管(BIGFET)”)导通以将电荷短路至接地端102。
相反，在正常工作期间，当将直流电压施加至电源导轨时，BIGFET103截止。BIGFET 103截止的原因在于，在直流条件下，点108处的电压会与点101处的电压相同，使反向放大器(104和105)的输入端为高电平，从而使反向放大器的输出端为低电平。只有当点101处的初始电压为0且向101处施加快速斜线上升的电压时，钳位电路才会可靠地工作。因此，在图1a中的钳位电路配置为要保护的器件或者元件正常工作期间，由该钳位电路所提供的保护将不起作用。
此外，由于钳位电路的高电容性以及由波动电压导致的其部分导通的可能性，钳位电路会使承载在点101处的交流信号衰减。因此，这种钳位电路只适合于保护电路中那些承载直流或者低频信号的点，例如电源导轨。这种钳位电路不适合保护集成电路中承载有高频交流信号的引脚，例如射频芯片的输出引脚。最后，这种钳位电路需要占用大的硅片面积以容纳RC滤波器(图1a的元件106和107)。
图1b示出了一种使用二极管112和113的静电放电电路，该静电放电钳位电路被配置为根据ESD现象的极性将发生在点101处的ESD现象分路至电源导轨110或接地端102上。点101被示为电路114的输出端/输入端，但可以是防护ESD现象所需要的电路中的任一个点。这种类型的钳位电路还要求任意一种适当类型的ESD钳位电路跨接在电源上，以将施加在点101和接地端之间的正ESD脉冲传导，以及将施加在点101和电源导轨110之间的负脉冲传导。在图1b中，示出了双极型绝缘栅场效应晶体管钳位电路跨接在电源上。
图1b中所示出的这类ESD嵌位电路通常用于保护施加有交流信号的端子。在正常工作期间，电源导轨保持在高电平，因此其电压不超过导轨电压的电压波形可施加至在点101，而不会使二极管正向偏置。由于二极管中没有电流流过，因此不会破坏电路性能。在发生ESD现象期间，电流将通过二极管流至电源导轨。电源导轨被电源钳位电路(如图1a中所示的BIGFET钳位电路)钳制。
图1b中所示的ESD保护电路不能承受点101处的电压大大地超过电源导轨电压而没有将电流引导流经二极管。如果这种情况发生，点101处的阻抗会受到影响且电路的工作也会劣化。
图1c示出了栅极接地的NMOS(ggNMOS)109，该栅极接地的NMOS109可以用作点101与接地端(GRD)102之间的静电放电钳位电路。这种类型的ESD钳位电路在点101通电或不通电(例如，要被保护的电路接通或断开)两种情况下均能起作用，并且通常用于保护芯片端子或者电源导轨。由于ggNOMS的触发机制不受最高频率交流信号之外的所有信号的影响，所以ggNOMS能够保护承载有交流信号的节点。然而，ggNOMS对射频信号不呈现出显著的电容性负载。ggNOMS利用在CMOS集成电路上制造MOS器件的方式所产生的寄生元件。在实践中，ggNOMS可以是NMOS器件或PMOS器件。
然而，由于钳位电路的高触发电压以及保持电压，ggNOMS不适合应用在最新的深亚微米工艺中。因此，在现代集成电路中，ggNOMS提供了受限的保护。
上述类型的钳位电路对于保护芯片中那些尚未被焊接到印刷电路板(PCB)上以形成最终产品(如移动式电话)的电路是有效的。一旦芯片合并至其他元件中以形成最终产品，则最终产品不论通电与否都必须能够承受ESD现象，并且电路必须承受的ESD的量大大地高于通常芯片的ESD耐受性(tolerance)。
目前有三种技术用于为在线电路(in-situ circuit)提供防护系统级ESD现象的保护。
(i)机械
可以通过嵌入零件、屏蔽障、塑料封装等来使电路中的敏感节点与ESD以物理方式隔离。然而，这对在外部环境必须是可用的连接(例如，连接器和天线)是不适用的。
(ii)外部钳位电路
使用电路外部的分立元件可将电路中的敏感节点电绝缘/保护。然而，如果电路不能承受这些外部元件(例如射频天线)的外部寄生性负载，这是没有用的。此外，在成本、生产效率和PCB面积方面，这样的元件的使用都是昂贵的。
(iii)内部钳位电路
图1b所示的电路在一定程度上能够保护敏感节点。然而，由于当器件通电时电源导轨之间的BIGFET钳位电路不起作用，所以必须使用其他的技术来钳制导轨。
上述技术可根据要被保护的电路的类型和所涉及的电路技术，提供各种形式的ESD保护。然而，这些技术不能很好的起作用，特别是对于使用最新技术制造的高频芯片。因此，专门的PCB和封装设计已成为ESD保护中的关键部分。
当前采用的用以处理电子器件中的ESD现象的所有嵌位电路设计是有问题的。因此，需要有一种改进的电路来保护对ESD现象敏感的电子器件(如，集成电路)。具体地，需要一种在电子器件通电和不通电时都能够保护该器件的电路，并另外地能够保护器件中承载有高频信号的节点。
发明内容
根据本发明的第一方面，提供了一种用于保护电子器件中的节点不受静电放电影响的电路，包括：电压导轨，被设置为在器件通电时提供预定电压；第一开关器件，连接于所述节点与接地端之间；第二开关器件，耦接于所述节点，并被设置成控制所述节点与接地端之间的第一开关器件的电导，其中第二开关器件被配置成不管器件是通电还是不通电都：(a)当节点和电压导轨间的电势差在工作范围内时，保持第一开关器件的电导为低，以及(b)响应于节点处的过电压来保持第一开关器件的电导为高，以使电流从节点流至接地端。
适宜地，第一开关器件和第二开关器件为极性相反的晶体管。优选地，第二开关器件的漏极或集电极通过电阻耦接至接地端，以降低第一开关器件的栅极电压或基极电压，从而减小流过第一开关器件的漏电流。
优选地，第二开关器件的栅极或基极耦接至电压导轨。优选地，第二开关器件连接于节点与第一开关器件的栅极或基极之间。
优选地，第二开关器件通过二极管耦接至节点，以通过该方式增加节点处使第二开关器件导通的电压电平。优选地，第二开关器件的基极或栅极通过电阻耦接至二极管，以降低第二开关器件对节点处的电压波动的敏感性。
电路可以进一步包括第三开关器件，第三开关器件耦接至地并被配置为当器件通电时，在节点和电压导轨间的电势差处于工作范围内时保持第一开关器件的电导为低，并且当器件不通电时，响应于节点处的过电压而保持第一开关器件的电导为高。
优选地，第二开关器件与第三开关器件为极性相反的晶体管。优选地，第三开关器件连接于第一开关器件的基极或栅极与接地端之间。
电路可以进一步包括：第四开关器件和电阻，第四开关器件和电阻串联连接于节点与接地端之间以形成分压器；电压反相器，接收分压器的输出作为其输入，并且在第三开关器件的基极或栅极处提供其输出；其中，第四开关器件是具有其基极或栅极连接至电压导轨的晶体管。
优选地，工作范围近似等于第二开关器件的阈值电压。
适宜地，工作范围至少部分由二极管确定。
优选地，当节点处的电压的大小超过预定电压以第二开关器件的阈值电压时，节点处于过电压。更优选地，当节点处的电压的大小大于预定电压以至少一固定量时，节点处于过电压。
优选地，第一开关器件的最大电导大于第二开关器件的最大电导。
适宜地，电子器件为集成电路。适宜地，电路构成集成电路的一部分。适宜地，节点为集成电路的触点。
附图说明
现在，将参考附图以示例的方式来描述本发明，附图中：
图1示出了现有技术ESD钳位电路设计的三个示例，标记为1a、1b和1c。
图2示出了根据本发明第一实施方式的电路。
图3示出了根据本发明第二实施方式的电路。
图4示出了根据本发明第三实施方式的电路。
具体实施方式
以下的描述用于使本领域的任何技术人员能够创作并使用本发明，并提供在特定应用的情境中。所披露的实施方式的各种修改对本领域技术人员来说是易明白的。
在不背离本发明精神和范围的前提下，本文所定义的一般原则可以适用于其他的实施方式和应用。因此，本发明不意指局限于所示出的实施方式，而是应给与与本文所揭露的原则和特征一致的最大的保护范围。
本发明通过不管集成电路(或更一般地，任何种类的电子器件)通电与否都提供ESD保护，对当前的ESD钳位电路设计进行了改进。新的设计消除了对片外ESD保护的需求，节约了成本、PCB面积，并减小了分流载荷和/或串联阻抗或电阻。此外，本发明能够保护高频电路，例如射频通信芯片的输出。
图2示出了根据本发明第一实施方式所构造的电路200，该电路用于提供对ESD现象的防护。大功率晶体管202使与ESD现象相关的电荷从节点201(要被保护不受ESD现象损害)流至接地端204。节点201可以是集成电路(IC)的输入/输出引脚，或更一般地为电路中可能会被静电放电损坏的任何点。
当ESD现象发生时，节点201处的电压升高而超出晶体管203的阈值电压加上使晶体管203导通的预定电压206(可以为电源电压)，并因此将大功率晶体管(large transistor)202的栅极电压拉至高电平。这使晶体管202导通，并使累积于节点201处的电荷短路至接地端204。晶体管203的阈值电压被选择为，在受保护的电路通电时的正常工作期间，节点201处的电压不增加到高于预定电压206加上阈值电压。
优选地，大功率晶体管202为绝缘栅极型场效应晶体管，如MOSFET，但其可以是任何种类的开关器件。在图2中，所示的晶体管202为NMOS晶体管，以及晶体管203为PMOS晶体管。晶体管202必须有足够大的功率，以在确保节点201上的电压保持为低于连接至该节点的任何器件的损坏阈值的同时，能够将ESD电荷安全地传导至接地端。晶体管203必须有足够大的功率，以能够在十分短的时间期间将晶体管202的栅极拉至足够高电平以保护连接至节点201的器件，并能够快速地克服连接至该节点的阻抗。电路进一步包括连接于晶体管202的栅极与接地端204之间的电阻205。该电阻确保了晶体管202在所有的其他时间保持在截止状态。
在节点201为集成电路的输入/输出引脚的实施方式中，图2所示出的配置在引脚得不到基于PCB(即，集成电路外部)的ESD保护电路的保护时，可以保护连接至节点201的电路。本发明在集成电路没有连接至其他任何元件的操纵期间以及此外在集成电路集成于更大的电路时，均能够保护集成电路，而不管该集成电路是否通电。当集成电路集成于更大的电路且通电时，晶体管202在引脚处的电压达到晶体管203的固有阈值电压加上预定电压206时导通；当集成电路未通电或未耦接至其他任何元件时，晶体管202在引脚处的电压达到晶体管203的固有阈值电压时导通。因此，由于连接至引脚的元件的自身属性，本发明适用于保护集成电路的未被保护的任何引脚。
无论电路是否通电，图2示出的ESD钳位电路都是起作用的，并且不需要任何外部的元件，因此减小了设置有ESD保护电路的集成电路的成本、尺寸以及复杂性。此外，由于没有ESD电流流经导轨206，因此电阻以及电源导轨的去耦并不重要。从工作的可靠性来看，尽管存在由注入晶体管203的栅源电容的信号引起的干扰，电压导轨206与接地端间的电容也必须大于晶体管203的栅源电容，或者必须被控制。然而，已发现，该电容不需要特意地由片上提供，在实践中，由内部寄生电容以及芯片外部的元件(具体地，电源的去耦电容器)所提供的电容通常是足够的。因此，本发明的ESD钳位电路使用更少的管芯空间。
与传统的钳位电路相比，ESD钳位电路在节点201处提供了低电容，因此，该电路适合于用在工作于至少甚高频(VHF)频率的电路。此外，钳位电路中的开关器件的尺寸可以容易地进行缩放以提供适合于受保护电路的要求和工作环境的非常高规格的ESD保护电路。
图3中示出了本发明的第二实施方式300。如图3中所示，晶体管203通过小功率二极管(small diode)301耦接至节点201。二极管301用于减小加载在节点处的寄生电容，并用于增加电路开始导通所处的电压，每插入一个二极管增加大约300mv～700mv。由于ESD电流不流过二极管，因此二极管只需要能够导通几mA的电流即可。此外，元件301提高了钳位电路的触发电压，而并没有影响钳位电路传导ESD电流的能力。可选地，可以使用有源元件或无源元件网来取代图3中示出的二极管。
优选地，根据本发明第二实施方式的电路包括二极管301与晶体管203的栅极之间的电阻302，以提供用于泄放由节点201处的偶然瞬时假信号泵入到二极管的任何电荷的路径。
根据本发明第二实施方式的ESD钳位电路具体地用于保护其上的电压会增加到显著超过导轨206上的预定电压的节点201-例如，驱动电感负载的引脚。
图4示出了本发明的第三实施方式。本发明的第三实施方式400采用用于在芯片通电时保持晶体管202的栅极为低电平的第二钳位电路。这有助于减小流经晶体管202的漏电流，并将ESD保护电路与节点201处的信号的相互影响最小化。晶体管403的触发电压被选择为与晶体管203的触发电压相近。
下拉晶体管401取代了图2以及图3中所示电路的有源电阻205，并提供了比电阻205更强的下拉效果。将晶体管203和晶体管401配置成具有相反的极性是最简单的。在图4中，开关器件203为PMOS晶体管，而开关器件401为NMOS晶体管。晶体管401的栅极连接至反相器402的输出端，反相器使其输入端置于由晶体管403和电阻404形成的分压器处，且配置于节点201与接地端204之间。晶体管403的栅极连接至预定电压端206。
当在节点201处发生ESD现象时，晶体管403以与上述用于晶体管203相同的方式接通。因此，由晶体管403和电阻404形成的分压器的输出依赖于节点201，并变为高电平，使得反相器402的输出变为低电平。因此，晶体管401断开，以确保使晶体管202的栅极变为高电平，从而使晶体管202完全导通。无论电路是否通电(即，无论导轨206上是否有电压)，这种状态都是一致的，并且由于所有的元件可以容易地集成在芯片中，因此不管芯片是否集成在更大的电路中，该电路均适合保护芯片不受ESD现象的危害。
在图4中，反相器402被示为由电压导轨206供电。然而，可选地，反相器可以由节点201供电，或对于具有并联的两个上拉PMOS器件(一个的源极连接至201，另一个的源极连接至电源导轨)的反相器，由电压导轨206和节点201两者供电。
图4中由元件401～404提供的特别的优点在于，当电路通电且正常工作(即，没有发生ESD现象)时，晶体管202的栅极被强保持在低电平，以使流经晶体管的漏电流最小化。因此，防止了晶体管202发生由节点201上的瞬态电压波动导致的部分触发，其中节点201可耦接至晶体管202的栅极。此外，在电路没有通电时下拉器件401必须一直是断开的，以防止钳制器件202在ESD现象发生时接通。
根据图3与图4中所示的钳位电路的组合，本发明的第四实施方式-优选实施方式是显而易见的。二极管301与电阻302可以合并到图4中示出的电路，以提高触发电压，如上述关于图3所描述的。该最优实施方式适用于为对超过电源电压已知限值(margin)的负载进行驱动的引脚，提供片上保护，且节点201处所表现出的低电容允许电路保护承载有高频的引脚。与其他的实施方式相同，构成钳位电路的器件的尺寸可以缩放，以匹配应用所要求的ESD钳位电路的性能。
当节点201处的电压超过导轨206上的任意电压足够且可配置的限值时，该节点可被称为处于“过电压”。然而，就本发明的目的而言，当节点处的电压足以触发晶体管203时，节点201处于过电压。发生这种情况所处于的特定电压可以通过选择具有合适的固有阈值电压的晶体管并通过适当的电路设计来选择。例如，晶体管203的触发电压可以通过使用电阻或电阻与电容的分压网来确定。图3中示出的本发明的第二实施方式展示了一种用于设定触发电压的最优技术。
对于某些类型的芯片，期望过电压发生在大于导轨206上的预定电压特定限值处(如，1V、2V或3V的差值处)，以确保ESD钳制机制不被节点201处的小电压尖峰或波动偶然触发。
重要的是，晶体管203被配置为触发所在的过电压的大小应大于钳位电路被配置成所要保护的芯片、器件或节点的工作电压范围(“工作电压范围”)。工作范围是芯片/器件/电路的正常工作状态下的节点201处可实现的电压范围。对于一些芯片来说，该电压范围可以大于电源电压。就本发明的目的而言，这是节点201处的电压的大小，而节点201处的电压基本上决定了何时触发晶体管203。根据本发明配置的电路可用于保护节点201免受任何极性的ESD现象的危害。
由于本发明可以提供片上ESD保护，本发明的附属的优点在于，对于芯片上由本发明保护的任何引脚，ESD保护电路可以从配置为保护芯片的PCB中去除。这降低了成本、PCB尺寸以及由传统的ESD钳位电路的分立元件所引起的寄生电路负载。
本发明特别用于保护具有至FM天线的直接直流路径的调频(FM)无线电芯片的输出引脚。FM天线，顾名思义，大且更可能地暴露在静电现象。本发明也可以用在蓝牙、超宽带(UWB)蓝牙以及产生介于2GHz～9GHz范围之间的信号的IEEE 802.11芯片的输出引脚上。
本发明所提供的ESD保护能够达到IEC EN61000-4-2规范的级别：静电电压超过15KV且电流大于24A。采用传统的片外ESD钳位电路而不将高频电路性能降低至不可接受的水平，是不可能达到该保护级别的。
本发明的示例性实施方式中所描述的是采用晶体管来控制从节点201至接地端的电荷流。然而，晶体管可以是根据本发明配置的任一种开关器件。本文中所使用的与场效应晶体管相关的术语“栅极”应理解为指的是开关器件的适当的控制元素。例如，术语“栅极”、“源极”以及“漏极”传统上指的是场效应晶体管的触点；对于一般类别的双极型晶体管，这些元件可被称为“基极”、“集电极”以及“发射极”。
尽管关于具有“接地”导轨的电路描述了本发明，但应当理解，本文中以及权利要求中所使用的术语“接地”可以指的是更低或更高电平的电源导轨、地球、或者静电荷可以流过但并不破坏ESD敏感器件所经由的任何合适的电流路径-例如，容纳电路的壳。
申请人由此将本文所描述的每个单独特征以及两个或多个这些特征的任意组合独立地公开到了这样的程度，即根据本领域技术人员的公知常识、基于作为整体的本说明书能够实施这些特征或组合，而不考虑这些特征或特征的组合是否解决了本文所公开的任何问题，而且不限制权利要求的保护范围。申请人认为本发明的多个方面可以由任何这种单独特征或特征的组合构成。鉴于上述说明，显然对本领域技术人员来说可以在本发明的范围内进行各种修改。
权利要求书(按照条约第19条的修改)
1.一种用于保护电子器件中的节点不受静电放电影响的电路，包括：
电压导轨，被布置为在所述器件通电时提供预定电压；
第一开关器件，连接于所述节点与接地端之间；
第二开关器件，连接于所述节点与所述第一开关器件的栅极或基极之间，并被布置为控制所述节点与接地端之间的所述第一开关器件的电导，所述第二开关器件的栅极或基极耦接至所述电压导轨；
第三开关器件，连接于所述第一开关器件的基极或栅极与接地端之间；
第四开关器件和电阻，所述第四开关器件和所述电阻串联连接于所述节点与接地端之间以形成分压器，所述第四开关器件使其基极或栅极连接至所述电压导轨；
电压反相器，接收所述分压器的输出作为其输入，并且在所述第三开关器件的基极或栅极处提供其输出；
其中所述第二开关器件被配置成不管所述器件是通电还是不通电都：(a)当所述节点和所述电压导轨间的电势差在工作范围内时，保持所述第一开关器件的电导为低，以及(b)响应于所述节点处的过电压而保持所述第一开关器件的电导为高，以使电流从所述节点流至接地端，并且所述第三开关器件被配置为当所述器件通电时，在所述节点和所述电压导轨间的电势差处于工作范围内时保持所述第一开关器件的电导为低，以及当所述器件不通电时，响应于所述节点处的过电压而保持所述第一开关器件的电导为高。
2.根据权利要求1所述的电路，其中，所述第一开关器件和所述第二开关器件是极性相反的晶体管。
3.根据权利要求1或2所述的电路，其中，所述第二开关器件的漏极或集电极通过电阻耦接至接地端，以降低所述第一器件的栅极电压或基极电压，以减小流过所述第一开关器件的漏电流。
4.根据前述权利要求中任一项所述的电路，其中，所述第二开关器件通过二极管耦接至所述节点，以通过该方式增加所述节点处使所述第二开关器件导通的电压电平。
5.根据权利要求4所述的电路，其中，所述第二开关器件的基极或栅极通过电阻耦接至所述二极管，以降低所述第二开关器件对所述节点处的电压波动的敏感性。
6.根据前述权利要求中任一项所述的电路，其中，所述第二开关器件和所述第三开关器件是极性相反的晶体管。
7.根据前述权利要求中任一项所述的电路，其中，所述工作范围近似等于所述第二开关器件的阈值电压。
8.根据权利要求4所述的电路，其中，所述工作范围至少部分由所述二极管确定。
9.根据前述权利要求中任一项所述的电路，其中，当所述节点处的电压的大小比所述预定电压大所述第二开关器件的阈值电压时，所述节点处于过电压。
10.根据前述权利要求中任一项所述的电路，其中，当所述节点处的电压的大小比所述预定电压大至少一固定量时，所述节点处于过电压。
11.根据前述权利要求中任一项所述的电路，其中，所述第一开关器件的最大电导大于所述第二开关器件的最大电导。
12.根据前述权利要求中任一项所述的电路，其中，所述第三开关器件和所述第四开关器件是极性相反的晶体管。
13.根据前述权利要求中任一项所述的电路，其中，所述电子器件是集成电路。
14.根据前述权利要求中任一项所述的电路，其中，所述电路构成所述集成电路的一部分。
15.根据前述权利要求中任一项所述的电路，其中，所述节点是所述集成电路的触点。
16.一种与本文参照图2至图4描述的实质上相同的电路。
Claims (20)
1.一种用于保护电子器件中的节点不受静电放电影响的电路，包括：
电压导轨，被布置成在所述器件通电时提供预定电压；
第一开关器件，连接于所述节点与接地端之间；
第二开关器件，耦接于所述节点，并被布置成控制所述节点与接地端之间的所述第一开关器件的电导，其中所述第二开关器件被配置成不管所述器件是通电还是不通电都：(a)当所述节点和所述电压导轨间的电势差在工作范围内时，保持所述第一开关器件的电导为低，以及(b)响应于所述节点处的过电压而保持所述第一开关器件的电导为高，以使电流从所述节点流至接地端。
2.根据权利要求1所述的电路，其中，所述第一开关器件和所述第二开关器件是极性相反的晶体管。
3.根据权利要求1或2所述的电路，其中，所述第二开关器件的漏极或集电极通过电阻耦接至接地端，以降低所述第一开关器件的栅极电压或基极电压，以减小流过所述第一开关器件的漏电流。
4.根据权利要求2或3所述的电路，其中，所述第二开关器件的栅极或基极耦接至所述电压导轨。
5.根据权利要求2至4中任一项所述的电路，其中，所述第二开关器件连接于所述节点与所述第一开关器件的栅极或基极之间。
6.根据前述权利要求中任一项所述的电路，其中，所述第二开关器件通过二极管耦接至所述节点，以通过该方式增加所述节点处使所述第二开关器件导通的电压电平。
7.根据权利要求6所述的电路，其中，所述第二开关器件的基极或栅极通过电阻耦接至所述二极管，以降低所述第二开关器件对所述节点处的电压波动的敏感性。
8.根据前述权利要求中任一项所述的电路，进一步包括第三开关器件，所述第三开关器件耦接至接地端并被配置为当所述器件通电时，在所述节点和所述电压导轨间的电势差处于工作范围内时保持所述第一开关器件的电导为低，并且当所述器件不通电时，响应于所述节点处的过电压而保持所述第一开关器件的电导为高。
9.根据权利要求8所述的电路，其中，所述第二开关器件和所述第三开关器件是极性相反的晶体管。
10.根据权利要求9所述的电路，其中，所述第三开关器件连接于所述第一开关器件的基极或栅极与接地端之间。
11.根据权利要求9或10所述的电路，进一步包括：
第四开关器件和电阻，所述第四开关器件和所述电阻串联连接于所述节点与接地端之间以形成分压器；
电压反相器，接收所述分压器的输出作为其输入，并且在所述第三开关器件的基极或栅极处提供其输出；
其中，所述第四开关器件是具有其基极或栅极连接至所述电压导轨的晶体管。
12.根据前述权利要求中任一项所述的电路，其中，所述工作范围近似等于所述第二开关器件的阈值电压。
13.根据权利要求6所述的电路，其中，所述工作范围至少部分由所述二极管确定。
14.根据前述权利要求中任一项所述的电路，其中，当所述节点处的电压的大小超过比所述预定电压大所述第二开关器件的阈值电压时，所述节点处于过电压。
15.根据前述权利要求中任一项所述的电路，其中，当所述节点处的电压的大小比所述预定电压大至少一固定量时，所述节点处于过电压。
16.根据前述权利要求中任一项所述的电路，其中，所述第一开关器件的最大电导大于所述第二开关器件的最大电导。
17.根据前述权利要求中任一项所述的电路，其中，所述电子器件是集成电路。
18.根据前述权利要求中任一项所述的电路，其中，所述电路构成所述集成电路的一部分。
19.根据前述权利要求中任一项所述的电路，其中，所述节点是所述集成电路的触点。
20.一种与本文参照图2至图4描述的实质上相同的电路。
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Cited By (1)
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