CN102222656A - 应用于高速数据传输的导线架封装结构 - Google Patents

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Abstract

本发明提供一种半导体封装结构，包含有晶粒座、半导体晶粒、复数个导脚、接地杆以及复数个联系架。该半导体晶粒，设于该晶粒座上。该复数个导脚，设置于该晶粒座的周缘。该接地杆，设于该复数个导脚与该晶粒座之间。该复数个联系架，连接该接地杆与该晶粒座，其中两相邻的该复数个联系架之间具有间隔，且该间隔的长度小于或等于3毫米。本发明提供的半导体封装结构，可结合单层电路或2层电路印刷电路板，以降低系统成本。

Description

应用于高速数据传输的导线架封装结构
技术领域
本发明有关于一种半导体封装结构装置，且特别有关于一种应用于高速数据传输的导线架封装结构(leadframe package)。
背景技术
已知，动态随机访问存储器(dynamic random access memory，DRAM)或同步动态随机访问存储器(synchronous dynamic random access memory，SDRAM)等半导体存储器通常被排列于靠近核心逻辑单元或执行单元附近，并以高于硬盘的访问速度访问数据。传统上，DRAM或SDRAM是透过一个存储器控制器以及独立的存储器总线链结于该执行单元。为了能迎合目前消费性电子产品市场在频带上的需求，DDR3-SDRAM已经广泛地应用在高速数字界面应用，举例来说，高效能显卡即需要与帧缓存器(frame buffer)进行高频带数据传输。
DDR3-SDRAM是用于高速存储工作数据的电脑或其他数字电子设备的随机访问存储器技术。DDR3-SDRAM的主要优点在于其输入/输出(input/output，I/O)数据的传输能力是其所含的存储器单元的8倍，因此相对于过去的存储器技术，DDR3-SDRAM具有更快的总线速度以及更高的峰值流量。然而，DDR3-SDRAM在时延(latency)上并没有相对应的减少，因此比例上来讲更高。通常情况下，DDR3-SDRAM模块在使用上升沿(rising edge)和下降沿(falling edge)为400-1066兆赫的输入/输出时脉的情形下可传输数据的速度为800-2133百万次/秒。百万次/秒是正常兆赫双采样的两倍，双采样中一个在时脉的上升沿，而另一个在下降沿。
为了实现高速数据传输速率，DRAM控制器和DRAM晶粒之间的信道(包括封装件和印刷电路板)的性能扮演极端重要的角色。为了达到改善信道性能并保持更好的信号与功率的完整性(integrity)的目的，通常，DDR3-SDRAM控制器是采用球栅阵列封装(ball grid array package，BGA)技术，并搭配四层印刷电路板(printed circuit board，PCB)来组装。然而，前述的球栅阵列封装技术与四层印刷电路板的成本很高。因此，在不影响数据传输速率的条件下，目前业界仍需要有较不昂贵的解决方案，例如，在不影响效能的前提下，采用成本相对较低的封装结构技术，如薄型四方扁平封装结构(low-profile quad flat package，LQFP)来取代前述的球栅阵列封装技术与四层印刷电路板的组合。
发明内容
本发明目的之一在于提供一种改良的半导体封装结构结构，其能够提升存储器系统中信道的性能。
本发明的另一个目的在于提供一种采用改良的导线架封装结构(leadframe package)组装的DDR3-SDRAM控制器，其可减少在高频区段的介入损耗(insertion loss)。
本发明又另一个目的在于提供一种存储器控制器导线架封装结构，其可结合单层电路或2层电路印刷电路板(printed circuit board，PCB)，以降低系统成本。
为达到这些目的，本发明的一方面提供一种半导体封装结构，其包含有晶粒座(die pad)、半导体晶粒、复数个导脚(leads)、复数个联系架(bridges)、复数条第一接合焊线(bond wires)、复数条第二接合焊线以及膜塑料。该半导体晶粒设于该晶粒座上。该复数个导脚设置于该晶粒座的周缘。该接地杆设于该复数个导脚与该晶粒座之间。该复数个联系架连接该接地杆与该晶粒座，其中两相邻的该复数个联系架之间具有间隔，且该间隔的长度小于或等于3毫米。该复数条第一接合焊线连接该半导体晶粒与该复数个导脚。该复数条第二接合焊线连接该半导体晶粒与该接地杆。该膜塑料至少部分包覆住该晶粒座以及该复数个导脚的内端，使得该晶粒座的底面从该膜塑料中被曝露出来。
本发明的另一方面则提供有一种半导体封装结构，其包含有晶粒座、半导体晶粒、复数个导脚、至少一接地环(ground bars)、联系壁(monolithic sidewalls)、复数个第一接合焊线、复数条第二接合焊线以及膜塑料。一个半导体晶粒，设于该晶粒座上。复数个导脚，设置于该晶粒座的周缘。至少一接地环，设于该复数个导脚与该晶粒座之间。一个联系壁，连接该接地环与该晶粒座。复数个第一接合焊线，连接该半导体晶粒与该复数个导脚。复数条第二接合焊线，连接该半导体晶粒与该接地环。一个膜塑料，至少部分包覆住该晶粒座以及该复数个导脚的内端，使得该晶粒座的底面从该膜塑料中被曝露出来。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附图式，作详细说明如下。然而如下的较佳实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1A为本发明实施例的半导体封装结构的俯视图；
图1B为图1A的半导体封装结构的剖面示意图；
图2为本发明另一实施例的半导体封装结构的俯视图；
图3为本发明实施例的各个外部边缘具有6个联系架的薄型四方扁平封装结构的晶粒座的介入损耗改善的模拟图；
图4为本发明另一实施例的存储器系统，包含有DDR-SDRAM封装结构与一个DDR-SDRAM控制器排列于印刷电路板表面的方框图；
图5A为传统单边仅有两个联系架的裸露晶粒座薄型四方扁平封装结构的部分侧视图；
图5B为本发明实施例的每边超过五个联系架的裸露晶粒座薄型四方扁平封装结构的一部分透视示意图；
图6A为传统每边具有两个联系架为测试样本的裸露晶粒座薄型四方扁平封装结构在1.6十亿比特/秒的DDR3规格数据传输速率下绘制信号完整性的眼状图；
图6B为每边具有六个联系架为测试样本的裸露晶粒座薄型四方扁平封装结构在1.6十亿比特/秒的DDR3规格数据传输速率下绘制信号完整性的眼状图；
第7A-7F图例示DDR3-SDRAM的路由拓扑图；
图8A为本发明另一实施例的裸露晶粒座薄型四方扁平封装结构的部分侧视图；以及
图8B为本发明另一实施例的裸露晶粒座薄型四方扁平封装结构的部分侧视图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在说明书及权利要求书中所提及的“包含”为开放式的用语，因此，应解释成“包含但不限定在”。此外，“耦接”一词在这里包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接在第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
本发明涉及到一种改良的导线架封装结构(leadframe package)，如四方扁平封装结构(quad flat package，QFP)或薄型四方扁平封装结构(low-profile quad flat package，LQFP)，特别适合操作于高数据速率的存储器界面，例如，数据速率或外部数据速率大于或等于1.0十亿比特/秒(Gb/s)的存储器传输界面。根据本发明的一个方面，一个高速元件，如一个DDR2-SDRAM，DDR3-SDRAM或DDR4SDRAM的控制器或一个具有DDR3-SDRAM控制器的片上系统(system on chip，SoC)可透过本发明薄型四方扁平封装结构技术来组装，而不会折损存储器控制器与存储器晶粒之间的信道性能。然而，过去在高速数据速率的应用(如高速数据速率存储器界面像是DDR3 SDRAM存储器系统)中采用导线架封装结构却存在着一个障碍，其部分原因乃是导线架封装结构于高频域中，例如，十亿比特/秒～二十亿比特/秒，出现明显程度的介入损耗。本发明系着眼于解决该问题。
通常，导线架包含有复数个金属导脚，其在封装制造的初期过程中先暂时与一个矩形的金属框架连接起来，该复数个导脚以共平面的方式环绕于框架的中央区域。在该框架的中央区域设有晶粒座，其由复数个依附于该框架的连接线支撑。该复数个导脚从该框架的第一端延伸至对面的第二端，该第二端与该晶粒座相邻且相隔。在封装制造的过程中，半导体晶粒被设置于该晶粒座上，然后晶粒上的焊垫透过细接合焊线连接于经选定的导脚内部接点，以传递电源信号、接地信号或该晶粒与该导脚之间的其它信号。一个保护性的环氧树脂主体模塑于该组装的过程中，以包覆并封存该晶粒、导脚的内部接点以及接合焊线来抵挡有害的环境元素。该矩形的框架以及导脚的外部接点则暴露在该环氧树脂主体外，经过成型后，该框架被切除并抛弃，使该导脚的外部接点可与外部印刷电路板适当连接。
在目前许多的导线架半导体封装类型中，有一种是所谓的裸露晶粒座导线架封装结构，其晶粒座的底部表面系暴露于该包覆主体的外。该裸露的晶粒座可以作为一个散热器，并且可以提高散热的效率。通常，该裸露的晶粒座电气连接于该外部印刷电路板的接地面。由于该裸露晶粒座导线架封装结构会受到湿气的攻击，为了避免湿气导致塑体金属界面脱层，而影响到封装件的可靠性，通常连接半导体晶粒的接地垫的接地线并不直接焊接于晶粒座表面，而是将接地线焊接于矩形接地环上，该矩形接地环于不同导线架深度的平面围绕该晶粒座。通常情况下，该接地环由连接于该晶粒座的预倾拉杆(tie bar)支撑。
在下面的说明中，许多具体细节为本发明提供了一个通盘的解说。然而，对于熟悉本领域通常知识者，本发明亦可在没有该具体细节的情况下即可加以实行。为求精简并避免模糊本发明，一些已知的系统配置及/或流程步骤并未被详细的披露。附图中所显示的设备的实施例皆以半图解的呈现，而且未按照实际比例绘制，特别在某些图式中的有些尺寸为了清楚显示而被放大。
图1A为依据本发明一个实施例所绘示的半导体封装结构俯视图。图1B为图1A的半导体封装结构的剖面示意图，如图1A和图1B所示，半导体封装结构10包括有半导体晶粒20，其设置于晶粒座110的第一表面110a上，其中晶粒座110可以有四个外部边缘。半导体封装结构10另包括有复数个导脚120，沿晶粒座110的该四个外部边缘设置于第一水平面、四个接地杆130从该第一水平面下降到第二个平面(如图1B所示)、四个连接杆142从晶粒座110的四个边角向外延伸，以及复数条下倾的联系架144将接地杆130连接于晶粒座110。所属领域技术人员应能理解，前述的导脚120和接地杆130在其他情况下不一定要设置在不同的水平面。每一个接地杆130沿着晶粒座110的四个边放置，并且连接于两相邻的连接杆142。在其他的实施例中，接地杆130也可能不连接于连接杆142，如在图2所例示。模塑料30至少部分包覆晶粒座110以及导脚120的内部接点120a，使得晶粒座110的底部表面110b露出。
半导体晶粒20包含有复数个焊垫202设置于在半导体晶粒20上的区域20a。半导体晶粒20可能包含，但不限于，存储器控制器晶粒，如DDR2-SDRAM、DDR3-SDRAM、或DDR4-SDRAM的控制器。焊垫202进一步包含有复数个信号垫202a以及复数个接地垫202b。复数条第一接合焊线212用来提供信号垫202a各自电性连接至导脚120。复数条第二接合焊线214用来将各自的接地垫202b电性连接至接地杆130。
根据本发明的实施例，晶粒座110每个外部边缘上的联系架144的个数对于减少半导体封装结构10的介入损耗是一个非常重要且关键的参数。在高频域的介入损耗越大，波形在时域下降的幅度也越大。这也就是说，连接到每一个接地杆130的联系架144数目对于降低封装后存储器控制器的介入损耗至关重要。根据本发明的实施例，联系架144在晶粒座110每个外部边缘的数量最好等于或大于4(每一接地环的联系架数量N≥4)。在所例示的实施例中，如图1A所示，沿着晶粒座110每个外部边缘有五个联系架144。然而，必须了解的是，其他数目的联系架，可以适用于其他的情况，只要联系架144的数量等于或大于四个。两个相邻联系架144之间的间隔长度L也是一个重要参数。根据本发明的实施例，两相邻联系架144之间的间隔长度L最好等于或小于3毫米(L≤3mm)。此外，根据本发明的实施例，各联系架144的宽度最好等于或大于0.1毫米(W≥0.1mm)。
图3以模拟显示本发明实施例的单边6联系架的薄型四方扁平封装结构的介入损耗(insertion loss，S-parameter)的具体改善情形。该模拟结果是基于使用裸露晶粒座(E-pad)薄型四方扁平封装结构封装结构组装的DDR3-SDRAM控制器。如图3所示，习知晶粒座每边有两个联系架的封装结构有较大的介入损耗，亦即在1.0千兆赫(GHz)约为-4.6dB。相比之下，本发明晶粒座每个外部边缘有六个联系架的半导体封装结构显示相对较小的介入损耗，亦即在1.0千兆赫约为-1.6dB。由此可见，本发明介入损耗的改善在1.0千兆赫下可达到约3dB。
图4为依据本发明另一实施例所绘示的高速存储器系统40方块示意图，其中高速存储器系统40架构在双层电路印刷电路板50上。如图4所示，存储器系统40包含有一个DDR-SDRAM封装结构42，例如，DDR2-SDRAM、DDR3-SDRAM、或DDR4-SDRAM的封装结构，以及DDR-SDRAM控制器封装结构44，其采用在如图1A和图1B所述的裸露晶粒座(E-pad)薄型四方扁平封装(LQFP)结构的DDR2-SDRAM、DDR3-SDRAM、或DDR4-SDRAM的封装结构，以及DDRSDRAM控制器封装结构控制器封装结构，这两者都安装在双层电路印刷电路板50的同一侧。存储器总线52和54可从DDR-SDRAM控制器封装结构44连接至DDR-SDRAM封装结构42。例如，如图4所示，存储器总线52可传送地址/命令/控制信号，而存储器总线54可传送数据总线/数据遮罩/数据选通信号。此外，用于时脉/地址/控制信号的阻尼电阻56可与一大于或等于5欧姆的阻尼电阻一起放置于存储器总线52。在其它实施例中，DDR-SDRAM控制器封装结构44可在存储器系统内驱动一个以上的DRAM晶粒。根据本发明的实施例，在DDR-SDRAM控制器封装结构44中晶粒座的底部(未明确显示)电性耦合于双层电路印刷电路板50的接地面。根据本发明实施例，所有数据(数据总线/数据遮罩/数据选通)和地址/命令/控制信号传输线路都与存储器控制器布线在双层印刷电路板50的同一层上。虽然双层电路印刷电路板是作为一个例子，在说明的情况下，所属领域技术人员应可以理解其他不同层数的印刷电路板的路线亦可以使用，例如，单层印刷电路板或四层印刷电路板。
图5A例示传统单边两联系架的裸露晶粒座薄型四方扁平封装结构的部分侧视图。图5B例示本发明实施例的单边超过五个联系架的裸露晶粒座薄型四方扁平封装结构的部分侧视图。如图5A所示，半导体晶粒20，如存储器控制器，安装于具有四个外部边缘的晶粒座110上。导脚120沿晶粒座110的四个外部边缘排列。下降接地杆130处于导脚120的内部接点和晶粒座110之间。晶粒座110的四个边角系有连接杆142向外延伸。例如，一个数据信号，如数据总线信号，经由接合焊线212a和导脚120′传送出去，然后通过存储器总线或是印刷电路板上的线路到达存储器晶粒封装结构。印刷电路板上的接地面或线路58再将高速或高频返回电流(return current)传送回存储器控制器20。返回电流首先抵达裸露晶粒座，然后透过路径520返回到存储器控制器20。如图5A所示，前述返回电流必须通过离最初发出的数据总线信号的接合焊线212a较远的联系架144b。
如图5B所示，同样地，半导体晶粒20，如存储器控制器，安装在有四个外部边缘的晶粒座110。导脚120沿晶粒座110的四个外部边缘排列。下降接地杆130处于导脚120的内部接点和晶粒座110之间。晶粒座110的四个边角系有连接杆142向外延伸。例如，一个数据信号，如数据总线信号，由接合焊线212a和导脚120′传送出去，然后通过存储器总线或是印刷电路板上的线路传送到存储器晶粒封装结构。印刷电路板上的接地面或线路58再将高速或高频返回电流传送回到存储器控制器20。相比较而言，此例中，返回电流首先抵达裸露晶粒座，然后透过联系架144a的相对较短的路径530返回到存储器控制器20。值得注意的是，高速或高频返回电流会自动选择具有最小电感的返回路径返回，亦即有最小的线圈路径(wire loop)。本发明通过提供靠近最初发出的数据总线信号的接合焊线212a的一个联系架144a，形成了一个较小的线圈路径，而能缩短高速信号的返回路径。这就是为什么晶粒座110每一个外部边缘上的联系架144个数对于减少的介入损耗是至关重要的。图5A中的返回路径520越长会导致更多高频成分被过滤掉，而这将减缓边缘速率(edge rate)。
如前所述，裸露晶粒座薄型四方扁平封装结构对于DRAM控制器是一个符合成本效益的封装选项。裸露晶粒座薄型四方扁平封装结构与双层电路印刷电路板结合使用时更能大幅降低系统成本。然而，过去双层电路印刷电路板上结合导线架封装结构，其信道在高速操作时有很大的介入损耗。迄今为止，没有习知技术能够针对这个问题并提出足以克服导线架封装结构于高频率应用的的介入损耗的解决方案。根据本发明实施例，只要通过增加在晶粒座每个外部边缘上的联系架数量，或减少在两个相邻的联系架的间隔的长度，返回路径可以被缩短，如此，导线架封装结构在高频率范围操作时的介入损耗就可以得到大幅改善。在本发明的一个方面，还可通过加大各联系架的宽度，而进一步减少接地电感。
图6A和图6B显示出在信道效能的改善。图6A是以传统单边具有两个联系架(bridges)的裸露晶粒座薄型四方扁平封装结构为测试样本，在1.6十亿比特/秒的DDR3规格数据传输速率下所绘制代表信号完整性的眼状图。图6B是以本发明单边具有六个联系架的裸露晶粒座薄型四方扁平封装结构为测试样本，在1.6十亿比特/秒的DDR3规格数据传输速率下所绘制代表信号完整性的眼状图。如图6A和图6B所示，一个六边形图表通常被定义为一个“眼罩“，其评估如果”眼睛”符合系统(设定和保持)的时序与噪音容限。一般来说，眼状图系用来表达传输信号的表现。眼状图是在二进制比特组应用到透过传输线传输的输入信号时与时域周期的波形重迭。在眼状图，如果”眼睛”打开地够大(亦即眼睛不穿越眼罩)，这意味着测试系统的信号完整性是好的，会有更好的时序和噪音容限。从结果来看，明显的图6B(本发明)的信号完整性优于图6A(背景技术)。
第7A-7F图例示DDR3-SDRAM在印刷电路板上的路由拓扑图。TLx(x＝0～3)代表在印刷电路板上互连的路线。Rd与Rp代表一系列(阻尼)电阻和并联电阻。Pkg代表在存储器控制器内部互连的封装结构以及(DRAM)存储器封装结构。如图7A所示，存储器数据组的路由可能包含所有的数据总线，数据选通信号的和数据遮罩信号。图7B与图7C说明了存储器时脉信号的拉线。电阻Rd是选择性的，如果不同的控制器驱动力分配的话，其可能介于0～100欧姆的范围。图7D说明了单时脉对连接到双同步动态存储器的拉线。只有一个连接端(RP)要求要接近分支通过/点。图7E说明了命令和控制信号在双同步动态存储器的界面的拉线。图7F说明了命令和控制信号连接到单同步动态存储器界面和电阻Rd的拉线。如果不同的控制器驱动力分配的话，电阻Rd可能介于0-200欧姆的范围。
图8A为本发明另一实施例的裸露晶粒座薄型四方扁平封装结构的部分侧视示意图，其中仍沿用相同数字编号来表示相同的元件，区域或分层。如图8A所示，半导体封装结构10a包括一个半导体晶粒20安装在具有四个外部边缘的晶粒座110上，复数个导脚120沿晶粒座110的四个外部边缘设置在第一水平面上，接地环，包含四接地杆130，从第一水平面下降到第二水平面，四个连接杆142从晶粒座110的四个边角向外延伸。接地杆130各自透过联系壁344连接于晶粒座110。接地杆130的每一个沿晶粒座110的四个外部边缘的各个外部边缘设置并连接到两相邻的连接杆142。在另一例子中，当然，接地杆130和联系壁344也可能无法连接到连接杆142，如图8B所示。为简化说明，模塑包覆的半导体晶粒20，晶粒座110，接地杆130以及导脚120的内部接点120a并不特别显示。
半导体晶粒20包含有，但不限于，存储器控制器晶粒，如DDR2-SDRAM、DDR3-SDRAM、或DDR4-SDRAM控制器。复数个第一接合焊线212用来提供半导体晶粒20与导脚120电性连接。复数个第二接合焊线214用来提供半导体晶粒20与接地杆130电性连接。根据这个实施例，联系架和联系架之间的间隔被完整的联系壁344所取代，因此接地杆130和晶粒座110之间没有任何缝隙形成。此外，如图所示，由四条接地杆130构成的接地环、联系壁344和晶粒座110共同构成类似于一个矩形饼干烤盘的配置组态。另外，由四条接地杆130构成的接地环、联系壁344和晶粒座110一体成形，且由相同的导电材料制成。如图8A所示，联系壁344与晶粒座110定义一个可容纳半导体晶粒20的凹穴360。
图8B为本发明另一实施例的裸露晶粒座薄型四方扁平封装结构的部分侧视图，其中仍沿用相同数字编号来表示相同的元件，区域或分层。在图8A中的裸露晶粒座薄型四方扁平封装结构10a及在图8B中的裸露晶粒座薄型四方扁平封装结构10b两者大致相同，主要差异点在于：图8B中的裸露晶粒座薄型四方扁平封装结构10b的连接杆142与接地杆130和联系壁344断开，而不相连接。
虽然本发明已以较佳实施方式揭露如上，然其并非用于限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应以权利要求所界定的范围为准。

Claims (11)

1.一种半导体封装结构，包含有：
晶粒座；
半导体晶粒，设于该晶粒座上；
复数个导脚，设置于该晶粒座的周缘；
接地杆，设于该复数个导脚与该晶粒座之间；
复数个联系架，连接该接地杆与该晶粒座，其中两相邻的该复数个联系架之间具有间隔，且该间隔的长度小于或等于3mm；
复数条第一接合焊线，连接该半导体晶粒与该复数个导脚；
复数条第二接合焊线，连接该半导体晶粒与该接地杆；以及
膜塑料，至少部分包覆住该晶粒座以及该复数个导脚的内端，使该晶粒座的底面从该膜塑料中被曝露出来。
2.如权利要求1所述的半导体封装结构，其特征在于，设置于该晶粒座周缘各单边的该复数个联系架的数目大于或等于4。
3.如权利要求1所述的半导体封装结构，其特征在于，各该复数个联系架的宽度大于或等于0.1mm。
4.如权利要求1所述的半导体封装结构，其特征在于，该半导体晶粒包含有存储器控制晶粒。
5.如权利要求4所述的半导体封装结构，其特征在于，该存储器控制晶粒包含有DDR2、DDR3或DDR4 SDRAM控制晶粒。
6.一种半导体封装结构，包含有：
晶粒座；
半导体晶粒，设于该晶粒座上；
复数个导脚，设置于该晶粒座的周缘；
至少一接地杆，设于该复数个导脚与该晶粒座之间；
联系壁，连接该接地杆与该晶粒座；
复数个第一接合焊线，连接该半导体晶粒与该复数个导脚；
复数条第二接合焊线，连接该半导体晶粒与该接地环；以及
膜塑料，至少部分包覆住该晶粒座以及该复数个导脚的内端，使该晶粒座的底面从该膜塑料中被曝露出来。
7.如权利要求6所述的半导体封装结构，其特征在于，该半导体晶粒包含有存储器控制晶粒。
8.如权利要求7所述的半导体封装结构，其特征在于，该存储器控制晶粒包含有DDR2、DDR3或DDR4 SDRAM控制晶粒。
9.如权利要求6所述的半导体封装结构，其特征在于，该接地环、该联系壁与该晶粒座共同构成类似烤盘结构。
10.如权利要求6所述的半导体封装结构，其特征在于，该接地环、该联系壁与该晶粒座为一体成型，且由相同的导电材料构成。
11.如权利要求6所述的半导体封装结构，其特征在于，该联系壁与该晶粒座定义凹穴，用来容置该半导体晶粒。
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