CN102208360A - 半导体器件的制造方法 - Google Patents

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Abstract

提供半导体器件的制造方法，它能够精确控制布线沟槽图案的深度，并且能够抑制对布线沟槽图案的损坏。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。蚀刻用作掩膜层的膜，并且形成其底部由第三低介电常数膜的表面制成的布线沟槽图案。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案形成布线沟槽，从而使沟槽的底部由第二低介电常数膜构成。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的层。每一个低介电常数膜的介电常数都低于FSG的介电常数，并且第二低介电常数膜的介电常数低于第三低介电常数膜的介电常数。

Description

半导体器件的制造方法
相关申请的交叉引用
这里通过参考引入2010年3月29日提交的日本专利申请No.2010-75428的全部公开内容，包括说明书、摘要和附图。
技术领域
本发明涉及半导体器件的制造方法，并且更具体而言，本发明涉及具有多层布线结构的半导体器件的制造方法。
背景技术
半导体器件日益微制造化。例如，已经使半导体器件的布线缩小尺寸到约为100nm或更小的最小尺寸。在多层布线技术中，由于RC(电阻-电容)延迟引起的对于器件特性的影响已经成为更加严重的问题。作为应对RC延迟的措施，已经开发了Cu(铜)/低介电常数膜(低k膜)布线技术。k值不小于2.5且不大于3.1的低k材料诸如SiOCH(掺碳的SiO2)已经投入实用。对于下一代以及下下一代的半导体器件，要求低k材料具有更低的介电常数。出于这个理由，开发了在低介电常数膜中具有孔的多孔低k材料等。
然而，这样的低k材料对于使用化学剂或等离子体的工艺(例如蚀刻或灰化)具有低抵抗性。当低k材料经受蚀刻或灰化的时候，低k材料往往变差。即，低k材料的介电常数可能增加，或可能使该膜退化。
低k膜对于使用化学剂或等离子体的工艺具有低抵抗性，这使得难以控制通过蚀刻低k膜形成的布线图案。例如，为了控制布线的深度(厚度)，难以高精度地将低k膜仅蚀刻成期望的深度。结果，往往不利地发生所形成布线的厚度的变化，导致布线电阻的变化，于是导致流过布线的电流量的变化。这样一种现象降低了半导体器件的可靠性。
此外，当执行去除用于形成布线沟槽图案的抗蚀剂的工艺(灰化)时，可能损坏布线沟槽图案的内部，从而增加布线的RC延迟，同时伴有介电常数的增加，并且由于发生泄漏电流而引起布线之间的耐受电压变差。因此，有可能使半导体器件的可靠性退化。
作为用于使用上述低介电常数膜形成多层布线的技术，常规地公开了以下制造方法。
例如，日本未经审查专利公开No.2009-4408(专利文献1)公开了用于形成在低介电常数膜中的布线沟槽图案和用于将沟槽图案电耦合至下层布线的通孔图案(过孔图案)这两者的方法。当在先前形成过孔图案后通过蚀刻形成布线沟槽图案时，使用预定的气体通过等离子体去除蚀刻产生的膜和在图案内壁之上形成的损坏层。以此方式，改善了在图案中形成的布线的可靠性。
例如，日本未经审查专利公开No.2007-335450(专利文献2)公开了用于使用多层抗蚀剂形成双大马士革结构的方法。日本未经审查专利公开No.2006-32864(专利文献3)公开了用于使用多层掩膜形成双大马士革结构的方法。日本未经审查专利公开No.2008-218959(专利文献4)公开了一种蚀刻方法，这种蚀刻方法能够使所实现的蚀刻产生优良的工艺形状，而不损坏作为具有低介电常数的层间绝缘膜的添加有氟的碳膜。日本未经审查专利公开No.2005-38967(专利文献5)公开了用于使用SiC膜或SiO2帽层膜形成接触层的方法。
[相关的背景文献]
[专利文献]
[专利文献1]
日本未经审查专利公开No.2009-4408
[专利文献2]
日本未经审查专利公开No.2007-335450
[专利文献3]
日本未经审查专利公开No.2006-32864
[专利文献4]
日本未经审查专利公开No.2008-218959
[专利文献5]
日本未经审查专利公开No.2005-38967
发明内容
如以上所述，例如在日本未经审查专利公开No.2009-4408中公开的多层布线结构的制造方法采用了等离子体工艺，利用适当的气体来去除可能降低布线可靠性的薄膜，例如蚀刻形成的膜或在用于过孔的布线或图案的内壁之上形成的损坏层。
在日本未经审查专利公开No.2009-4408中公开的技术中，执行两步法工艺，包括：首先形成SiO2膜，作为用于形成布线沟槽图案的硬掩膜(掩膜层)；然后，使用硬掩膜对NCS膜进行干蚀刻。然而，当形成SiO2膜的硬掩膜时，蚀刻了在SiO2膜正下方的SiCOH膜的部分，这可能使在最终形成的布线沟槽图案的深度方向的形状或厚度的精度下降。
在所形成的布线沟槽图案的深度方向的形状或厚度的变化可能使由如上所述的布线沟槽图案形成的布线的电特性下降。因此，优选提高在布线沟槽图案的深度方向的形状或厚度的精度。但是，日本未经审查专利公开No.2009-4408没有从这个角度公开任何工艺。
在日本未经审查专利公开No.2007-335450中公开的布线沟槽图案的形成方法包括如下步骤：在形成布线沟槽后去除抗蚀剂(灰化)。因此，在去除抗蚀剂时，在布线沟槽的内壁之上可能形成损坏层。进而，难以精确控制布线沟槽在深度方向上的厚度。
日本未经审查专利公开No.2006-32864中公开的多层布线结构的制造方法包括如下步骤：在布线沟槽的内表面之上形成保护膜，以便抑制在清洗所形成的布线沟槽图案的过程中布线沟槽图案的横向宽度的改变。由于保护膜具有高介电常数，所形成的多层布线结构可能具有高的有效介电常数。
与例如日本未经审查专利公开No.2009-4408中公开的技术类似，日本未经审查专利公开No.2008-218959中公开的蚀刻方法适合于抑制由两步法工艺对布线沟槽图案产生的损坏。两步法工艺包括：在形成中间深度的布线沟槽图案后，灰化用于形成布线沟槽图案的抗蚀剂，然后再一次形成期望深度的布线沟槽图案。但这个文献没有公开将上述方法应用于形成包括布线沟槽图案和过孔图案这两者在内的图案的方法的任何措施。
日本未经审查专利公开No.2005-38967(专利文献5)中公开的金属布线的制造方法包括如下步骤：形成硬掩膜、通过灰化去除该掩膜以及使用硬掩膜形成布线沟槽图案。因此，在上述步骤中，几乎不可能损坏布线沟槽图案的内壁。但这个文献没有公开为避免在形成稍后将要形成的布线(接触层)的后工艺中由于灰化引起的损坏的任何措施。因此，在后工艺中，布线沟槽有可能被损坏，这导致布线沟槽的形状的精度下降。
因此，鉴于上述问题作出了本发明。本发明的目的是提供半导体器件的制造方法，它可以精确控制用于形成多层布线结构中的布线的布线沟槽图案的深度，并且可以抑制对布线沟槽图案的损坏。
按照本发明的一个实施例的半导体器件的制造方法包括如下步骤。在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。使用在用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻用作掩膜层的膜，使得露出第三低介电常数膜。在用作掩膜层的膜中形成布线沟槽图案以由此形成掩膜层，布线沟槽图案的底部由第三低介电常数膜的表面构成。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案，在第二低介电常数膜和第三低介电常数膜中形成布线沟槽，使得掩膜层的布线沟槽图案的底部由第二低介电常数膜构成。将铜金属填充到布线沟槽和过孔中，该过孔形成为使得在如下位置中露出铜布线的一部分，在该位置中当以平面方式观察时铜金属叠加在布线沟槽之上。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的至少一层。第一、第二和第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜。第二低介电常数膜是介电常数比第三低介电常数膜的介电常数低的膜。
按照本发明的另一实施例的半导体器件的制造方法包括如下步骤。在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。使用在用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻用作掩膜层的膜，使得露出第三低介电常数膜。然后，在用作掩膜层的膜中形成布线沟槽图案以由此形成掩膜层，布线沟槽图案的底部由第三低介电常数膜的表面构成。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案，在第二低介电常数膜和第三低介电常数膜中形成布线沟槽，使得沟槽的底部由第二低介电常数膜构成。将铜金属填充到布线沟槽和过孔中，该过孔形成为使得在如下位置中露出铜布线的一部分，在该位置中当以平面方式观察时铜金属叠加在布线沟槽之上。
第一抗蚀剂掩膜是多层抗蚀剂，包括依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂。形成掩膜层的步骤包括如下步骤。形成多层抗蚀剂，该多层抗蚀剂包括在用作掩膜层的膜之上依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂。当以平面方式观察时，上层抗蚀剂构图为布线沟槽图案的形状。使用构图为布线沟槽图案形状的上层抗蚀剂作为掩膜，对中间层抗蚀剂进行构图。使用构图为布线沟槽图案形状的中间层抗蚀剂作为掩膜，对下层抗蚀剂进行构图，同时去除上层抗蚀剂以在最上表面露出中间层抗蚀剂。使用构图为布线沟槽图案形状的下层抗蚀剂作为掩膜，对用作掩膜层的膜进行构图，同时去除中间层抗蚀剂以露出第三低介电常数膜。
露出第三低介电常数膜的步骤包括：第一步骤，使用第一气体去除中间层抗蚀剂，以在最上表面露出下层抗蚀剂；第二步骤，使用不同于第一气体的第二气体去除用作掩膜层的膜的一部分，以露出第三低介电常数膜。第一、第二和第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜。第二低介电常数膜是介电常数低于第三低介电常数膜的介电常数的膜。
按照本发明的又一实施例的半导体器件的制造方法包括如下步骤。在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的金属膜。使用在用作掩膜层的金属膜之上形成的第一抗蚀剂掩膜作为掩膜层，蚀刻用作掩膜层的金属膜，使得露出第三低介电常数膜。在用作掩膜层的金属膜中形成布线沟槽图案以由此形成掩膜层，布线沟槽图案的底部由第三低介电常数膜的表面构成。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案在第二低介电常数膜和第三低介电常数膜中形成布线沟槽，使得沟槽的底部由第二低介电常数膜构成。将铜金属填充到布线沟槽和过孔中，该过孔形成为在如下位置中露出铜布线的一部分，在该位置中当以平面方式观察时铜金属叠加在布线沟槽之上。第一抗蚀剂掩膜包括由抗蚀剂材料构成的抗蚀剂层，抗蚀剂材料通过经受曝光和显影工艺可展示出光敏感性。第一、第二和第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜，并且第二低介电常数膜是介电常数比第三低介电常数膜的介电常数低的膜。
按照本发明的另一实施例的半导体器件的制造方法包括如下步骤。在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的金属膜。使用在用作掩膜层的金属膜之上形成的第一抗蚀剂掩膜作为掩膜层，蚀刻用作掩膜层的金属膜。在用作掩膜层的金属膜中形成布线沟槽图案以由此形成掩膜层，布线沟槽图案的底部由第三低介电常数膜的表面构成。使用掩膜层的布线沟槽图案，在第二低介电常数膜和第三低介电常数膜中形成布线沟槽，使得沟槽的底部由第二低介电常数膜构成。将铜金属填充到布线沟槽和过孔中，该过孔形成为在如下位置中露出铜布线的一部分，在该位置中当以平面方式观察时铜金属叠加在布线沟槽之上。第一抗蚀剂掩膜包括由抗蚀剂材料构成的抗蚀剂层，抗蚀剂材料通过经受曝光和显影工艺展示出光敏感性。该制造方法进一步包括在如下位置中形成过孔图案的步骤，在该位置中当以平面方式观察时过孔图案叠加在铜布线之上。
在形成过孔图案的步骤中所使用的第二抗蚀剂掩膜是多层抗蚀剂，包括依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂。形成过孔图案的工艺包括如下步骤。形成多层抗蚀剂，该多层抗蚀剂包括在用作掩膜层的金属膜之上依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂。当以平面方式观察时，上层抗蚀剂构图为过孔的形状。使用构图为过孔形状的上层抗蚀剂作为掩膜，对中间层抗蚀剂进行构图。使用构图为过孔形状的中间层抗蚀剂作为掩膜，对下层抗蚀剂进行构图，并且去除上层抗蚀剂以在最上表面露出中间层抗蚀剂。使用构图为过孔形状的下层抗蚀剂作为掩膜，形成穿过第二和第三低介电常数膜的过孔图案，使得到达扩散阻止膜。第一、第二和第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜。第二低介电常数膜是介电常数比第三低介电常数膜的介电常数低的膜。
在按照本发明的多层布线的制造方法中，在形成用于形成布线沟槽图案的掩膜层后，在形成布线沟槽的过程中，去除用于形成掩膜层的抗蚀剂掩膜，并且然后将布线沟槽图案蚀刻成期望深度的布线沟槽。当形成布线沟槽图案时，蚀刻停止在掩膜层下方的低介电常数膜处。因此，可以精确控制所形成的布线沟槽的深度，这可以抑制布线沟槽的深度的变化。
附图说明
图1是按照本发明的半导体器件的多层布线结构的示意剖面图；
图2是由图1的虚线“II”表示的圆所包围的区域的示意放大图；
图3是表示本发明的第一实施例中的多层布线结构的制造方法的第一步骤的示意剖面图；
图4是表示第一实施例中的多层布线结构的制造方法的第二步骤的示意剖面图；
图5是表示第一实施例中的多层布线结构的制造方法的第三步骤的示意剖面图；
图6是表示第一实施例中的多层布线结构的制造方法的第四步骤的示意剖面图；
图7是表示第一实施例中的多层布线结构的制造方法的第五步骤的示意剖面图；
图8是表示第一实施例中的多层布线结构的制造方法的第六步骤的示意剖面图；
图9是表示第一实施例中的多层布线结构的制造方法的第七步骤的示意剖面图；
图10是表示第一实施例中的多层布线结构的制造方法的第八步骤的示意剖面图；
图11是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第一步骤的示意剖面图；
图12是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第二步骤的示意剖面图；
图13是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第三步骤的示意剖面图；
图14是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第四步骤的示意剖面图；
图15是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第五步骤的示意剖面图；
图16是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第六步骤的示意剖面图；
图17是详细表示在第一实施例中通过形成布线沟槽图案形成掩膜层的第七步骤的示意剖面图；
图18是表示在本发明的对照例中与图7对应的步骤的示意剖面图；
图19是表示在本发明的对照例中与图8对应的步骤的示意剖面图；
图20是表示在本发明的对照例中与图9对应的步骤的示意剖面图；
图21是表示在本发明的第二实施例中与图2对应的多层布线结构的示意剖面图；
图22是表示在本发明的第三实施例中与图3对应的步骤的示意剖面图；
图23是表示在第三实施例中与图4对应的步骤的示意剖面图；
图24是表示在第三实施例中与图5对应的步骤的示意剖面图；
图25是表示在第三实施例中与图6对应的步骤的示意剖面图；
图26是表示在第三实施例中与图7对应的步骤的示意剖面图；
图27是表示在第三实施例中与图8对应的步骤的示意剖面图；
图28是表示在第三实施例中与图9对应的步骤的示意剖面图；
图29是表示在第三实施例中与图10对应的步骤的示意剖面图；
图30是表示在第三实施例中与图11对应的步骤的示意剖面图；
图31是表示在第三实施例中与图12对应的步骤的示意剖面图；
图32是表示在第三实施例中与图13对应的步骤的示意剖面图；
图33是表示在第三实施例中与图14对应的步骤的示意剖面图；
图34是表示在第三实施例中与图15对应的步骤的示意剖面图；
图35是表示在第三实施例中与图16对应的步骤的示意剖面图；
图36是表示按照本发明的第四实施例的多层布线结构的制造方法的第一步骤的示意剖面图；
图37是表示第四实施例中多层布线结构的制造方法的第二步骤的示意剖面图；
图38是表示第四实施例中多层布线结构的制造方法的第三步骤的示意剖面图；
图39是表示第四实施例中多层布线结构的制造方法的第四步骤的示意剖面图；
图40是表示第四实施例中多层布线结构的制造方法的第五步骤的示意剖面图；
图41是表示第四实施例中多层布线结构的制造方法的第六步骤的示意剖面图；
图42是表示第四实施例中多层布线结构的制造方法的第七步骤的示意剖面图；
图43是表示按照本发明的第五实施例的多层布线结构的制造方法的第一步骤的示意剖面图；
图44是表示第五实施例中多层布线结构的制造方法的第二步骤的示意剖面图；
图45是表示第五实施例中多层布线结构的制造方法的第三步骤的示意剖面图；
图46是表示第五实施例中多层布线结构的制造方法的第四步骤的示意剖面图；
图47是表示第五实施例中多层布线结构的制造方法的第五步骤的示意剖面图；
图48是表示第五实施例中多层布线结构的制造方法的第六步骤的示意剖面图；
图49是表示第五实施例中多层布线结构的制造方法的第七步骤的示意剖面图；
图50是表示第六实施例中多层布线结构的制造方法的第一步骤的示意剖面图；
图51是表示第六实施例中多层布线结构的制造方法的第二步骤的示意剖面图；
图52是表示第六实施例中多层布线结构的制造方法的第三步骤的示意剖面图；
图53是表示第六实施例中多层布线结构的制造方法的第四步骤的示意剖面图；
图54是表示第六实施例中多层布线结构的制造方法的第五步骤的示意剖面图；
图55是表示第六实施例中多层布线结构的制造方法的第六步骤的示意剖面图；
图56是表示第六实施例中多层布线结构的制造方法的第七步骤的示意剖面图。
具体实施方式
下面，参照附图描述本发明的优选实施例。
(第一实施例)
下面，首先描述在本发明中形成的半导体器件的多层布线结构。
参照图1的剖面图，本发明的多层布线结构包括：接触层、最低布线层、布线层1、布线层2、布线层3、布线层4、聚酰亚胺层和密封树脂层，它们按上述的顺序叠置在其中形成有晶体管的Si衬底之上。
接触层具有高杨氏模量的绝缘膜。最低布线层具有中间杨氏模量的绝缘膜，该中间杨氏模量小于接触层的杨氏模量。布线层1具有低杨氏模量的绝缘膜，该低杨氏模量小于最低布线层的杨氏模量。布线层2具有中间杨氏模量的绝缘膜。布线层3具有高杨氏模量的绝缘膜。布线层4具有高杨氏模量的绝缘膜，另外还包括铝焊盘。
在最低布线层处的布线之间的最小间距与其它布线层1-4中每一个布线层的布线之间的最小间距相比较小。最低布线层的布线厚度，与布线层1-4中每一个布线层的布线厚度相比较薄。在布线层2处的布线之间的最小间距略大于最低布线层处的布线之间的最小间距，但小于布线层3处的布线之间的最小间距。布线层2的布线厚度略大于最低布线层的布线厚度，但小于布线层3的布线厚度。在布线层3处的布线之间的最小间距略大于布线层2处的布线之间的最小间距，但小于布线层4处的布线之间的最小间距。布线层3的布线厚度略大于布线层2的布线厚度，但小于布线层4的布线厚度。最低布线层和布线层1-4都包括：绝缘膜、在绝缘膜中形成的布线沟槽、在布线沟槽的侧面和底部形成的阻挡层、在阻挡层之上形成的并且包括填充布线沟槽的铜金属的铜布线、以及在铜布线的上表面和绝缘膜的上表面之上形成的用于防止铜金属扩散的扩散阻止膜。布线层1-4包括用于耦合上层和下层的铜布线的过孔。
如图1所示，每个布线层由单层或多层组成。相应的布线层通过金属(如铜)制成的布线电耦合在一起。
图2是表示由图1的虚线指示的圆所包围的区域的结构的剖面图。在这种情况下，图1中所示的最低布线层对应于图2所示的第一低介电常数膜LOWK1。图1中所示的布线层1中的最低布线层(位置最靠近Si衬底)对应于图2所示的第二低介电常数膜LOWK2。扩散阻止膜ADFa夹在第一低介电常数膜LOWK 1和第二低介电常数膜LOWK2之间。
第二低介电常数膜LOWK2的铜布线CU(在布线沟槽TRCH内部)有一部分区域延伸到达第一低介电常数膜LOWK1的另一铜布线CU。两个铜布线CU形成为相互电耦合。用于耦合这两个铜布线CU的铜布线区域在下文中称为“过孔布线”(注意，用于形成过孔布线的沟槽在下文中称为“过孔VIA”)。
与图1不同，为了简单地描述下面的制造步骤，图2示出过孔VIA位于铜布线的右侧位置中。即使当过孔VIA以与图1相同的方式形成在铜布线CU的中心时，图2也将是与图1等同的。
图2示出其中叠置用于形成图1所示的布线层1的两层绝缘膜的区域。在这种情况下，第一低介电常数膜LOWK1和第二低介电常数膜LOWK2由相同的材料构成。
下面描述按照本实施例的在图1所示的上述多层布线结构中的图2所示区域的制造方法。
参照图3，形成第一低介电常数膜LOWK1a，并且在膜LOWK1a的一部分区域中形成铜布线CU。第一低介电常数膜LOWK1a对应于例如在图1中所示的半导体衬底(Si衬底)之上形成的最低布线层。
然后，形成扩散阻止膜ADFa，以覆盖第一低介电常数膜LOWK1a。扩散阻止膜ADFa是用于阻止第一低介电常数膜LOWK1a内部的铜布线CU的铜材料扩散的薄膜。扩散阻止膜ADFa优选地包含选自包括SiN、SiCN、SiC和SiCO的组中的至少一种元素。
然后，在扩散阻止膜ADFa之上依次叠置第二低介电常数膜LOWK2a、第三低介电常数膜LOWK3a和用作掩膜层的掩膜SIO2a。
第一低介电常数膜LOWK1a、第二低介电常数膜LOWK2a和第三低介电常数膜LOWK3a是作为要形成的多层布线结构的层间绝缘膜形成的。
这些低介电常数膜中的每一个优选地都是介电常数低于氧化物膜(称为“氟硅玻璃(FSG)”)的介电常数的绝缘膜。作为一个例子，第一低介电常数膜LOWK1a、第二低介电常数膜LOWK2a、第三低介电常数膜LOWK3a优选地为例如由SiOCH(包含多孔SiOCH)制成的薄膜。作为选择，除了SiOCH以外，所使用的低介电常数膜可以是例如由甲基倍半硅氧烷(MSQ)构成的薄膜。用于掩膜的这种膜或者膜SiO2a优选地通过例如化学汽相沉积(CVD)方法沉积。
第二低介电常数膜LOWK2a优选地具有比第三低介电常数膜LOWK3a的介电常数低的介电常数。相反，第三低介电常数膜LOWK3a优选地具有比第二低介电常数膜LOWK2a的介电常数高的介电常数。
借助这种布置，在诸如蚀刻或灰化的工艺中，第三低介电常数膜LOWK3a用于防止对第二低介电常数膜LOWK2a的损坏，该第二低介电常数膜LOWK2a具有比第三低介电常数膜LOWK3a的介电常数低的介电常数。
第一低介电常数膜LOWK1a优选地具有比如以上所述的FSG的介电常数低的介电常数，但该第一低介电常数膜可以具有任何任意的介电常数，而不管所述第一低介电常数膜的介电常数与第二和第三低介电常数膜的介电常数相比是大还是小。
在将SiOCH用于第一、第二和第三低介电常数膜时，通过改变相应膜的密度和组分，可以调节这些膜的相应介电常数。
用于掩膜的膜SIO2a优选是例如由SiO2构成的薄膜(绝缘层)。下面描述上述每个膜的厚度(在图3所示的垂直方向)。第一低介电常数膜LOWK1a的厚度优选地不小于30nm且不大于150nm。扩散阻止膜ADFa作为单层或叠置结构的总厚度优选地不小于10nm且不大于60nm。第二低介电常数膜LOWK2a的厚度优选地不小于10nm且不大于50nm。第三低介电常数膜LOWK3a的厚度优选地不小于100nm且不大于250nm。用于掩膜的膜SIO2a的厚度优选地是41nm且不大于100nm。
然后，在用于掩膜的膜SIO2a之上涂覆第二抗蚀剂掩膜。特别是，当形成微制造的多层布线结构时，优选地使用多层抗蚀剂技术。精细过孔图案更优选地使用可形成较精细图案的多层抗蚀剂来形成。因此，如图3所示，例如将三层抗蚀剂用作第二抗蚀剂掩膜。
涂覆用于形成过孔图案的第二抗蚀剂掩膜(三层抗蚀剂)使得形成多层抗蚀剂LAR2，该多层抗蚀剂LAR2包括依次叠置的下层抗蚀剂BLa、中间层抗蚀剂ML和上层抗蚀剂ARF2。
上层抗蚀剂ARF2是公知的抗蚀剂，这种抗蚀剂在利用曝光的光刻技术中具有光敏感性，并且它由有机材料(第一有机膜)制成，用于按照掩膜形状构图。另一方面，下层抗蚀剂BLa优选地由第二有机膜构成，它的光敏感性低于上层抗蚀剂ARF2的第一有机膜的光敏感性。
于是，通过使下层抗蚀剂BLa的光敏感性低于上层抗蚀剂ARF2的光敏感性，除了光敏感性以外，下层抗蚀剂BLa具有比上层抗蚀剂ARF2更多的功能。例如，可使下层抗蚀剂BLa的抗蚀性大于上层抗蚀剂ARF2的抗蚀性。即，下层抗蚀剂BLa难以蚀刻，并且因此防止受到蚀刻的损坏。通过形成下层抗蚀剂BLa，增强了整个多层抗蚀剂LAR2的相应层之间的蚀刻选择性。于是，可使下层抗蚀剂BLa的抗蚀性大于上层抗蚀剂ARF2的抗蚀性。此外，与上层抗蚀剂ARF2相比，可使下层抗蚀剂BLa更便宜。
具体来说，优选地使用有机材料来形成下层抗蚀剂BLa，例如使用酚醛树脂、聚对羟基苯乙烯(PHS)或包含萘骨架的树脂。用于下层抗蚀剂BLa的合适材料不限于这样的涂敷材料。可以使用通过CVD方法沉积无定形碳或类金刚石碳形成的有机膜来形成下层抗蚀剂BLa。
然后，与上层抗蚀剂ARF2或下层抗蚀剂BLa的有机材料不同，例如使用基于SiO2的膜，形成中间层抗蚀剂ML。为了改善多层抗蚀剂LAR2内部各层之间的匹配，优选地通过调节上层抗蚀剂ARF2和下层抗蚀剂BLa之间的蚀刻选择性，使中间层抗蚀剂ML的膜包含更多的碳和氢。
具体来说，使用包含Si的涂敷材料形成中间层抗蚀剂ML，例如包含烷基或苯基的聚硅氧烷(包括Si-O-Si键)或者聚硅氮烷(包括Si-NH-Si键)。用于中间层抗蚀剂ML的合适材料不限于这样的涂敷材料。中间层抗蚀剂ML可以是通过CVD方法沉积SiO2、SiO、SiN、SiON、SiC、SiCN或SiCO形成的膜。
在如以上所述形成多层抗蚀剂LAR2以后，形成过孔图案，该过孔图案是用于形成图2所示的过孔VIA的图案。于是，首先，如图3所示，通过作为光刻技术的曝光和显影，只对上层抗蚀剂ARF2的一部分进行构图，当以平面方式观察时，这一部分的位置与过孔图案在同一区域。在此之后，如图4所示，利用只在上层抗蚀剂ARF2中形成的图案作为如图3所示的掩膜，形成过孔图案VIAa，使所述过孔图案从多层抗蚀剂LAR2和用于掩膜的膜SIO2a、沿所示的朝下方向延伸到达扩散阻止膜ADFa。
过孔图案VIAa优选地形成在如下位置中，在该位置中当以平面方式观察时所述图案叠加在第一低介电常数膜LOWK1a内部的铜布线CU上。
优选地使用例如C4F8/N2/Ar等的混合气体实现用于形成上述过孔图案VIAa的蚀刻。
如稍后详细提到的，在上述蚀刻工艺中去除用于形成过孔图案VIAa的多层抗蚀剂LAR2的上层抗蚀剂ARF2和中间层抗蚀剂M L。下层抗蚀剂BLa、用于掩膜的膜SIO2a、第三低介电常数膜LOWK3a和第二低介电常数膜LOWK2a的一部分都被去除以形成过孔图案VIAa，结果，它们分别变为下层抗蚀剂BLb、用于掩膜的膜SIO2b、第三低介电常数膜LOWK3b和第二低介电常数膜LOWK2b。
参照图5，在通过灰化去除下层抗蚀剂BLb(第二抗蚀剂掩膜)以后，在过孔图案VIAa的内部施加填充物材料。填充物材料将要填充到过孔图案VIAa中，以便抑制过孔图案VIAa附近的异常形状(蚀刻残留物)，这称为栅栏体(fence)。当对于稍后将要描述的用于形成布线沟槽TRCH的多层抗蚀剂进行构图的时候，上述的填充物材料将抑制对在过孔图案VIAa中露出的扩散阻止膜ADFa的蚀刻损坏。
上述所用的填充物材料优选地是有机材料。通过回蚀刻去除用于掩膜的膜SIO2b的表面上所形成的一部分有机材料，这导致图5所示的有机材料ORM的结构。
参照图6，在用于掩膜的膜SIO2b之上形成多层抗蚀剂LAR1，作为第一抗蚀剂掩膜。与第二抗蚀剂掩膜类似，第一抗蚀剂掩膜也是利用例如三层抗蚀剂形成的。图6所示的上层抗蚀剂ARF 1、中间层抗蚀剂ML和下层抗蚀剂BLa分别与图3所示的上层抗蚀剂ARF2、中间层抗蚀剂ML和下层抗蚀剂BLa相同。即，图6所示的多层抗蚀剂LAR1与图3所示的多层抗蚀剂LAR2相同。
在形成多层抗蚀剂LAR1以后，形成布线沟槽图案，所述布线沟槽图案是用于形成图2所示的布线沟槽TRCH的图案。于是，首先，如图6所示，通过作为光刻技术的曝光和显影，只对上层抗蚀剂ARF1的一部分构图，当以平面方式观察时，这部分与布线沟槽图案处于相同的区域。在此之后，如图7所示，使用图6中所示的只在上层抗蚀剂ARF1中形成的图案作为掩膜，蚀刻多层抗蚀剂LAR1和用于掩膜的膜SIO2b。以此方式形成图7所示的布线沟槽图案TRCHa。
即，第一抗蚀剂掩膜(多层抗蚀剂LAR1)是用于形成布线沟槽图案TRCHa的抗蚀剂掩膜。
此时，优选地蚀刻多层抗蚀剂LAR1，使得露出第三低介电常数膜LOWK3b，并且用于掩膜的膜SIO2b具有布线沟槽图案TRCHa，布线沟槽图案TRCHa的底部定位在第三低介电常数膜LOWK3b的表面之上。
当以平面方式观察时，布线沟槽图案TRCHa优选地形成为叠加在过孔图案VIAa和第一低介电常数膜LOWK1a内部的铜布线CU上。
这就是说，当形成布线沟槽图案TRCHa时，只对多层抗蚀剂LAR1和用于掩膜的膜SIO2b进行蚀刻，而不蚀刻它们下方的第三低介电常数膜LOWK3b。借助这一工艺，用于掩膜的膜SIO2b变为用于掩膜的膜SIO2c。
然后，参照图8，通过灰化去除第一抗蚀剂掩膜(下层抗蚀剂BLb)。优选地使用包含氧原子(如氧气或二氧化碳)的气体、或还原气体(如氢或氨)进行灰化。
如图8所示，在上述的灰化过程中，同时还去除有机材料ORM。如稍后要提到的，在形成如图7所示的布线沟槽图案TRCHa的步骤中，还去除一部分有机材料ORM。但是，在灰化过程中，去除在图7的步骤中没有去除的一部分有机材料OMR。由于下层抗蚀剂BLb是由有机材料构成的，所以相对于下层抗蚀剂BLb具有低蚀刻选择性的有机材料ORM容易同时被蚀刻。
然后，参照图9，布线沟槽图案TRCHa和过孔图案VIAa的底部是使用在掩膜层SIO2c之上形成的图案进行蚀刻的，并且当以平面方式观察时，所述底部具有作为掩膜的布线沟槽图案TRCHa的相同形状。
蚀刻是使用包含例如CF4或CHF3(例如CF4/CHF3/N2/Ar的混合气体)的气体作为蚀刻气体实现的。
这一工艺蚀刻位于布线沟槽图案TRCH1的下侧的第三低介电常数膜LOWK3b和第二低介电常数膜LOWK2b的部分、定位在过孔图案VIAa底部的扩散阻止膜ADFa的部分以及第一低介电常数膜LOWK1a的部分。这些膜分别变成了第三低介电常数膜LOWK3c、第二低介电常数膜LOWK2c、扩散阻止膜ADF和第一低介电常数膜LOWK1。然后，布线沟槽图案TRCHa变成了布线沟槽TRCH，并且过孔图案VIAa变成了过孔VIA。
在对第二和第三低介电常数膜进行蚀刻的同时，相对于低介电常数膜(由SiOCH制成)具有低蚀刻选择性的掩膜层SIO2c被轻微蚀刻，从而变成了薄的掩膜层SIO2d。
这样形成的布线沟槽TRCH优选地具有由第二低介电常数膜构成的底部。这样形成的过孔VIA形成在如下位置中露出第一低介电常数膜LOWK1的铜布线CU的一部分(在过孔VIA的底部)，在该位置中当以平面方式观察时所述过孔VIA叠加在布线沟槽TRCH上。结果，过孔VIA形成为将布线沟槽TRCH电耦合到第一低介电常数膜LOWK1的铜布线CU。这是因为，当如上所述地以平面方式观察时，所形成的过孔图案VIAa和布线沟槽图案TRCHa是相互叠加的。
然后，参照图10，将铜金属CUa填充到过孔VIA和布线沟槽TRCH中。铜金属CUa优选为与第一低介电常数膜LOWK1的铜布线CU的铜材料相同。
优选地在布线沟槽TRCH的内表面和过孔VIA的内表面之上形成阻挡层。阻挡层优选地是由选自包括例如Ta、TaN、Ti、TiN、W、WN和Ru的组中的至少一种元素组成的薄膜。
下面，如图10所示，通过化学机械抛光(CMP)研磨并去除至少从铜金属CUa的顶部表面(即，如图10所示的铜金属CUa的最上表面)到第三低介电常数膜LOWK3c的层。如以上提到的，形成图2所示的铜布线和过孔布线。
下面更加详细地描述在上述的制造方法中的图6和图7所示的相应步骤。
图6和图7表示使用三层抗蚀剂(多层抗蚀剂LAR1)形成布线沟槽图案TRCHa的步骤。参照下面的图11至图15可以描述这些步骤。
对于以下描述，图11示出与图6所示的步骤相同的步骤，但是通过与图6中不同的参考标号指示某些组件。
如图11所示，形成由上层抗蚀剂ARF 1a、中间层抗蚀剂MLa和下层抗蚀剂BLa构成的多层抗蚀剂，使其构图为当以平面方式观察时与布线沟槽图案TRCHa的形状相同的形状。
然后，参照图12，使用上层抗蚀剂ARF1a(构图为布线沟槽图案TRCHa的形状)作为掩膜，对中间层抗蚀剂MLa进行构图，以由此变为中间层抗蚀剂MLb。在该工艺中，上层抗蚀剂ARF1a也被轻微蚀刻，从而变成了薄的上层抗蚀剂ARF1b。
然后，参照图13，使用中间层抗蚀剂MLb(构图为布线沟槽图案TRCHa的形状)作为掩膜，对下层抗蚀剂BLa进行构图，借此变为下层抗蚀剂BLb。
这时，上层抗蚀剂ARF1b与下层抗蚀剂BLa的蚀刻一起被蚀刻并去除。这是因为，上层抗蚀剂ARF1b和下层抗蚀剂BLa这两者都是由有机材料制成的，在这两个抗蚀剂之间具有低的蚀刻选择性。于是，通过这个工艺露出中间层抗蚀剂MLb的最上表面。
然后，参照图14，使用下层抗蚀剂BLb(构图为布线沟槽图案TRCHa的形状)作为掩膜，对用于掩膜的膜SIO2b进行构图，由此变为用于掩膜的膜SIO2c。
这时，中间层抗蚀剂MLb与用于掩膜的膜SIO2b的蚀刻一起被蚀刻并去除。这是因为，中间层抗蚀剂MLb与用于掩膜的膜SIO2b都是由有机材料制成的，在这两个抗蚀剂之间具有低的蚀刻选择性。
当以与布线沟槽图案TRCHa相同的方式形成图4所示的上述过孔图案VIAa时，多层抗蚀剂LAR2的上层抗蚀剂ARF2和中间层抗蚀剂ML通过形成如图4所示的过孔图案VIAa而被去除。
最终，在对用于掩膜的膜SIO2b进行构图的步骤中，用于掩膜的膜SIO2b经过用于掩膜的膜SIO2b和图14所示的用于掩膜的膜SIO2c而变为掩膜层SIO2d。即，如图15所示，掩膜层SIO2d的形成使得在布线沟槽图案TRCHb的底部露出第三低介电常数膜LOWK3b。
于是，将通过蚀刻用于掩膜的膜SIO2b和SIO2c而露出第三低介电常数膜LOWK3b的步骤分为两个子步骤。具体来说，露出步骤包括：第一步骤，在使用第一气体蚀刻用于掩膜的膜SIO2b使其成为用于掩膜的膜SIO2c的同时，去除中间层抗蚀剂MLb以由此露出下层抗蚀剂BLb作为最上表面；以及第二步骤，使用不同于第一气体的第二气体去除用于掩膜的膜SIO2c的一部分，由此露出第三低介电常数膜LOWK3b。
即，图14表示上述的第一步骤，而图15表示上述的第二步骤。在第一步骤中用于蚀刻的第一气体优选地是包含例如CF4、CHF3等的、具有相对较低碳比例的氟碳(phlorocarbon)气体的蚀刻气体。更具体而言，第一气体例如为CF4/CHF3/N2/Ar的混合气体。
蚀刻气体的使用减小了中间层抗蚀剂MLb或用于掩膜的膜SIO2b的SiO2材料与其下方的低介电常数膜之间的蚀刻选择性。这是因为，低介电常数膜是由基于SiOCH的材料构成的，并且包含类似于SiO2的组分。
因此，为了不蚀刻用于掩膜的膜SIO2b下方的第三低介电常数膜LOWK3b，优选地在露出第三低介电常数膜LOWK3b之前就结束蚀刻。
优选地在蚀刻基于SiO2的材料同时，使用第一气体蚀刻位于过孔图案VIAa内部的一部分填充物材料(有机材料ORM)。
对比之下，在第二步骤中用于蚀刻的第二气体优选地是包含例如C4F8、C4F6、C5F8等的、具有比第一气体碳比例更高碳比例的氟碳气体的蚀刻气体。
蚀刻气体的使用提高了用于掩膜的膜SIO2b的SiO2材料和它下方的低介电常数膜之间的蚀刻选择性。这是因为，用于掩膜的膜SIO2b和低介电常数膜在碳原子含量方面或氢原子含量方面相互不同。这导致SiO2材料和它下方的第三低介电常数膜LOWK3b之间的高选择性。
换言之，当用于掩膜的膜由SiO2(氧化硅膜)构成时，在使用第二气体时的用于掩膜的膜SIO2b或SIO2c相对于第三低介电常数膜LOWK3b的蚀刻选择性优选地高于在使用第一气体时的用于掩膜的膜SIO2b或SIO2c相对于第三低介电常数膜LOWK3b的蚀刻选择性。
供用于掩膜的膜使用的绝缘膜可以是例如由SiO、TEOS(正硅酸乙酯)或上述FSG制成的氧化硅膜，而不是SiO2。
即使当蚀刻整个掩膜层SIO2d以提供图15所示的布线沟槽图案TRCHb，其中在布线沟槽图案TRCHb的底部露出第三低介电常数膜LOWK3b时，第三低介电常数膜LOWK3b也不被蚀刻。
在上述的步骤中，任何其它的气体，例如氧气、氮气、氢气或诸如Ar(氩)、He(氦)、Xe(氙)之类的稀有气体都可加到上述的第一气体或第二气体中。
即，在这一步骤，蚀刻所述掩膜层SIO2，并且直到第三低介电常数膜LOWK3b才停止蚀刻，这可以抑制由于蚀刻量的变化引起的布线沟槽图案TRCHb的深度的变化。布线沟槽图案TRCHb的底部等同于第三低介电常数膜LOWK3b的上表面(更优选地为最上表面)，从而导致布线沟槽图案TRCHb的基本上恒定的深度。
于是，可抑制最终形成的布线沟槽TRCH(参见图9)的深度的变化，这可防止导致半导体器件可靠性降低的各种不利情况，包括电阻的变化和流过布线的电流量的变化。
图15表示与图7相同的步骤，图16表示与图8相同的步骤，图17表示与图9相同的步骤。但是在图11至图15的描述中，图15至图17将某些组件指示为与相应的图7至图9中所示不同的参考标号。
作为相对于上述本实施例的制造方法的对照例，下面将描述以图2所示相同的方式实现的制造多层布线结构的常规方法。
在常规的制造方法中，如图11(图6)所示，形成多层抗蚀剂，用于形成布线沟槽图案。如图13所示，去除上层抗蚀剂，并且按照布线沟槽图案的形状对下层抗蚀剂BLb构图。在此之后，如图18所示，使用下层抗蚀剂BLb的布线沟槽图案，同时蚀刻位于布线沟槽图案下方的用于掩膜的膜、第三低介电常数膜和第二低介电常数膜。以此方式，形成布线沟槽图案TRCHa，从而这些层分别变为掩膜层SIO2c、第三低介电常数膜LOWK3和第二低介电常数膜LOWK2b。填充物有机材料也被部分地蚀刻，从而变成了有机材料ORMb。
在图18所示的蚀刻中，使用包含例如CF4、CHF3等的氟碳气体的气体。以此方式，上述的包含CF4、CHF3等的气体同时蚀刻掩膜层、第三低介电常数膜和第二低介电常数膜，这是因为在掩膜层SIO2c的SiO2材料和其下方的低介电常数膜之间的蚀刻选择性低。
在这些工艺中，即使当对于蚀刻深度进行控制，使所形成的布线沟槽图案TRCHa的底部与第二低介电常数膜LOWK2b对齐时，所形成的布线沟槽图案TRCHa的深度(厚度)也会随着布线沟槽图案TRCHa的不同、硅衬底的不同、或者叠置结构的最上表面上的区域的不同而更多地变化。
然后，参照图19(与图8和图16类似)，执行灰化以去除下层抗蚀剂BLb。在图18中，在布线沟槽图案TRCHa的底部表面和侧壁露出第二低介电常数膜LOWK2b。由于低介电常数膜往往容易受到灰化的损坏，所以使得布线沟槽图案TRCHa(第二低介电常数膜LOWK2b)的底部和侧壁损坏，这可能引起不利情况，包括低介电常数膜的介电常数的增加和泄漏电流的增加。
然后，参照图20，使用掩膜层SIO2c作为掩膜蚀刻布线沟槽图案TRCHa，由此形成布线沟槽TRCH和过孔VIA(与图9和图17所示的方式相同)。
然后，按与本实施例的制造方法相同的方式，将铜填充到布线沟槽TRCH或过孔VIA中。
下面，通过比较本实施例与上述的对照例，描述本实施例的操作和效果。
如以上所述，对照例的制造方法在图18所示的步骤中引起所形成的布线沟槽图案TRCHa的深度(厚度)的变化。这是因为，第二低介电常数膜LOWK2b和第三低介电常数膜LOWK3的蚀刻速率高于掩膜层SIO2c的蚀刻速率。
这就是说，在形成掩膜层SIO2c阶段的蚀刻速率的轻微变化将导致在形成随后的第二低介电常数膜LOWK2b和第三低介电常数膜LOWK3阶段的整个布线沟槽图案TRCHa的深度的明显变化。
深度变化明显地出现在如图20所示的步骤中形成的布线沟槽TRCH中。于是，由布线沟槽TRCH构成的铜布线的深度变化导致降低电阻的高几率。
然而，在本实施例中，如上所述地，减小了如图7(或图15)所示形成的布线沟槽图案TRCHa(TRCHb)的深度变化。这导致如图9(或图17)所示最终形成的布线沟槽TRCH的小的深度变化。因此，本实施例可以抑制电特性的退化，其中包括布线电阻的变化或电流量的变化。
减小上述布线沟槽TRCH深度的变化的效果是明显的，尤其是在第二低介电常数膜LOWK2中没有用于形成布线沟槽的停止膜的结构中，或者在没有两层或更多层的叠置的第二低介电常数膜LOWK2的单层结构中(类似于本实施例)。
此外，在本实施例中，通过CMP研磨并去除如图10所示的从铜金属CUa的顶部表面一直到第三低介电常数膜LOWK3c的层。
一般而言，当如图10所示通过CMP研磨第三低介电常数膜LOWK3c、掩膜层SIO2d和其上方的铜金属CUa在厚度方向的铜材料时，在所形成的铜布线等的厚度会发生大的变化，这是因为进行大量的研磨的缘故。低介电常数膜LOWK3c等的介电常数越低，膜的密度越低。CMP的研磨速率的增加将剧烈地增加研磨量的变化。
然而，本实施例可以减小在上述的CMP工艺以后最终形成的布线沟槽TRCH(铜布线)的厚度变化，这是因为抑制了布线沟槽TRCH的深度变化的缘故。
因此，在如以上所述的CMP工艺中去除第三低介电常数膜LOWK3c只保持了第二低介电常数膜LOWK2，第二低介电常数膜LOWK2的介电常数小于如图2所示的第三低介电常数膜的介电常数，这可导致整个多层布线的有效介电常数的减小。即，可以更加稳妥地抑制RC延迟的发生。
像本实施例一样，在形成图案TRCHa(掩膜层SIO2c(SIO2d))的过程中不蚀刻布线沟槽图案TRCHa下方的低介电常数膜的情况下，如果只进行上述的第二步骤，将难以蚀刻相对于低介电常数膜具有低蚀刻选择性的中间层抗蚀剂，同时可以抑制低介电常数膜的蚀刻。
于是，当使用掩膜层SIO2c(SIO2d)进行蚀刻以便由此形成布线沟槽TRCH和过孔VIA时，先前存在于掩膜层之上的中间层抗蚀剂的一部分可能作为残留物保留而没受到蚀刻。
如果在没有完全去除中间层抗蚀剂的情况下进行后续工艺，则中间层抗蚀剂的残留物将用作掩膜，这可能引起所形成的图案的异常形状。这是因为，通过灰化可去除由有机材料构成的抗蚀剂，如上层抗蚀剂或下层抗蚀剂，但通过灰化不可能去除由基于SiO2的材料构成的薄膜，如中间层抗蚀剂。因此，优选地完全去除中间层抗蚀剂。
因此，在本实施例中，将形成布线沟槽图案TRCHa(掩膜层)的步骤分成如以上所述的第一步骤和第二步骤。在形成布线沟槽图案TRCHa的第二步骤之前，其中所述布线沟槽图案TRCHa的深度是使用低介电常数膜作为停止膜进行精确控制的，在第一步骤中蚀刻一部分用于掩膜的膜(掩膜层)的同时完全去除中间层抗蚀剂。
由于形成布线沟槽图案TRCHa(掩膜层)的步骤分为第一步骤和第二步骤，所以可以在中间层抗蚀剂完全去除的情况下形成其深度被精确控制的布线沟槽图案TRCHa。
在本实施例中，与图19所示的对照例不同，在对下层抗蚀剂BLb(BLc)进行灰化的过程中(参照图8(图16))，第二低介电常数膜LOWK2b没有作为布线沟槽图案TRCHa的底部和内壁被露出。于是，可以抑制在灰化过程中由等离子体引起的对于布线沟槽图案TRCHa的底部和内壁的损坏。这可以防止不利情况，包括布线沟槽图案TRCHa附近的有效介电常数和RC延迟的增加以及来自布线沟槽图案TRCHa中所形成的铜布线的泄漏电流的增加。
参照图8(图16)，也是在本实施例的灰化工艺时，布线沟槽图案TRCHa的底部由第三低介电常数膜LOWK3b组成。第三低介电常数膜的介电常数高于第二低介电常数膜的介电常数。然而，出于这个理由，与第二低介电常数膜相比，第三低介电常数膜不太可能被等离子体损坏。即使当第三低介电常数膜被等离子体损坏时，在本实施例中，图10所示的第三低介电常数膜LOWK3c也由CMP研磨和去除。从特性的观点来看，这不成问题。
在本实施例的灰化工艺中，布线沟槽图案TRCHa的内壁不被第二低介电常数膜LOWK2b覆盖(见图7)。因此，与对照例的布线沟槽图案TRCHa相比，可以更有效地防止在灰化过程中损坏本实施例的布线沟槽图案TRCHa的第二低介电常数膜LOWK2b。
如以上所述，按照本实施例，可以使所形成的布线的电特性得以改善和稳定化。
使用多层抗蚀剂LAR1形成布线沟槽图案TRCHa，该多层抗蚀剂LAR1包括依次叠置的下层抗蚀剂BLa、中间层抗蚀剂ML和上层抗蚀剂ARF1。即使在形成布线沟槽TRCH的过程中增加了蚀刻量(蚀刻深度)时，也可抑制蚀刻量的变化，这可以实现高精度的蚀刻。
在本实施例的制造方法中，在形成用于掩膜的膜SIO2a以后，形成过孔图案VIAa。这可提高当以平面方式观察时的由用于掩膜的膜SIO2a构成的掩膜层SIO2c和SIO2d的定位精度。
具体而言，如果在形成过孔图案以后形成用于掩膜的膜，则在稍后要形成的掩膜层将存在如下区域，在该区域处，过孔图案内部的用于掩膜的膜的一部分是不会被蚀刻去除(例如，沿横向方向从图6所示的右侧的上层抗蚀剂ARF1的左端延伸到过孔图案VIAa的右端的区域)。这就是说，可能造成掩膜层的当以平面方式观察时的位置(形状)的不良情况。按照本实施例的制造方法的过程可以抑制上述的位置(形状)不良情况的发生。
(第二实施例)
本实施例与第一实施例的不同之处在于将由最后的CMP去除的区域。下面描述本实施例的制造方法。
与图2相比，图21表示：在图2中示出为(通过CMP)将去除的第三低介电常数膜LOWK3尚未去除。即，用CMP去除从铜金属CUa的顶部表面(见图10)到掩膜层SIO2d的层。
除了以上各点以外，本实施例的结构基本上与第一实施例的结构相同。因此，不再重复对它的描述。
下面描述本实施例的操作和效果。例如，与第一实施例类似，通过CMP去除第三低介电常数膜，使得露出在其下方的第二低介电常数膜作为最上表面，如图2所示。与第三低介电常数膜相比，第二低介电常数膜LOWK2具有低的介电常数，因此往往受到灰化或蚀刻的损坏。
本实施例通过保持第三低介电常数膜LOWK3可以抑制上述的损坏。
由于第三低介电常数膜LOWK3没有经过研磨，所以减小了CMP的研磨量。因此，与研磨第三低介电常数膜LOWK3的情况相比，可进一步减小由于研磨量(研磨厚度)的变化最终形成的布线厚度的变化。因而，所形成的布线的电特性可以更加稳定化。
本发明的第二实施例与第一实施例的不同之处只在于上述相应各点。即，在第二实施例中以上没有提到的结构、条件、过程、效果等都与第一实施例中的相符。
(第三实施例)
本实施例与第一实施例的区别在于掩膜层(用于掩膜的膜)的结构。下面描述本实施例的制造方法。
图22与第一实施例的图3的区别在于，用作掩膜层的掩膜的膜MTLa是由金属膜构成的，而不是由基于SiO2的材料构成的。因此可以使用金属膜而不是绝缘层来形成用于掩膜的膜。
优选地使用例如由TiN或TaN构成的金属膜形成用于掩膜的膜MTLa。用于掩膜的膜MTLa优选地具有不小于15nm且不大于40nm的厚度。这就是说，用于掩膜的膜MTLa优选地形成为比用于掩膜的膜SIO2a更薄。优选地通过例如CVD方法或溅射方法形成用于掩膜的膜MTLa。
如图23所示，按照与图4所示的方式相同的方式，形成过孔图案VIAa以制作用于掩膜的膜MTLb。此时，用于蚀刻中间层抗蚀剂ML和低介电常数膜的气体，在中间层抗蚀剂ML和用于掩膜的膜MTLa(它是金属膜)之间，具有高蚀刻选择性。因此，优选地以与下述的布线沟槽图案的形成方法相同的方式，将这个工艺分为蚀刻中间层抗蚀剂ML和低介电常数膜的步骤和蚀刻用于掩膜的膜MTLa的步骤。
具体而言，在形成过孔图案VIAa过程中的蚀刻第三低介电常数膜LOWK3a和第二低介电常数膜LOWK2a的步骤当中，在将用于掩膜的膜MTLa蚀刻成用于掩膜的膜MTLb之后，可以使用用于掩膜的膜MTLb作为掩膜来蚀刻低介电常数膜LOWK2a。
然后，通过灰化去除多层抗蚀剂LAR2，并如图24所示填充有机材料ORM。然后形成多层抗蚀剂LAR1，作为用于形成如图25所示的布线沟槽图案的第一抗蚀剂掩膜。
然后，如图26所示，蚀刻多层抗蚀剂LAR1以露出第三低介电常数膜LOWK3b，从而在用于掩膜的膜MTLb中形成布线沟槽图案TRCHa，布线沟槽图案TRCHa的底部是由第三低介电常数膜LOWK3b的表面构成的。用于掩膜的膜MTLb变为掩膜层MTLc。
在如图27所示通过灰化去除下层抗蚀剂BLb以后，如图28所示使用掩膜层MLTc作为掩膜形成布线沟槽TRCH和过孔VIA。然后，如图29所示，按照与图10所示的方式相同的方式填充铜金属CUa。
图30至图35比较详细地说明，在该制造方法的上述步骤中，使用如图25和图26所示的多层抗蚀剂LAR1形成布线沟槽图案TRCHa的相应步骤。为方便起见，图30至图35通过与图22至图29不同的参考标号指示某些相同组件。此外，为了容易理解，图30至图35所示的用于掩膜的膜(掩膜层)比图22至图29中的每一个所示的膜厚些。图30表示与图25所示的相同步骤。
如图31所示，按与图12所示的第一实施例相同的方式形成中间层抗蚀剂MLb。如图32所示，形成下层抗蚀剂BLb，其中按与图13所示的第一实施例相同的方式去除上层抗蚀剂ARF 1b。
然后，参照图33，利用下层抗蚀剂BLb(构图为布线沟槽图案TRCHa的形状)作为掩膜，对用于掩膜的膜MTLb进行构图，使其变为用于掩膜的膜MTLc。
这个步骤对应于如图14所示的第一实施例的步骤(第一步骤)。由于中间层抗蚀剂MLb是由基于SiO2的材料构成，并且用于掩膜的膜MTLb是由金属膜构成，所以二者之间的蚀刻选择性高。具体而言，在中间层抗蚀剂MLb和用于掩膜的膜MTLb之间的蚀刻选择性是10或更高。
因此，在图33中用于掩膜的膜示出为轻微蚀刻成用于掩膜的膜MTLc，但实际上根本没有被蚀刻。在这一点上，本实施例不同于第一实施例。
而且，在本实施例中，与第一实施例类似，在对用于掩膜的膜MTLb进行构图的步骤中，用于掩膜的膜MTLb经过如图33所示的用于掩膜的膜MTLc最终转变为如图34所示的掩膜层MTLd。在布线沟槽图案TRCHb的底部，露出第三低介电常数膜LOWK3b。
形成掩膜层MTLd(布线沟槽图案TRCHb)的工艺分为两个步骤。具体而言，这个工艺分为：第一步骤，使用第一气体蚀刻一部分用于掩膜的膜MTLb，使之成为用于掩膜的膜MTLc，同时去除中间层抗蚀剂MLb，使得露出下层抗蚀剂BLb作为最上表面；以及第二步骤，使用不同于第一气体的第二气体去除一部分用于掩膜的膜MTLc，由此露出第三低介电常数膜LOWK3b。
即，图33表示上述的第一步骤，而图34表示上述的第二步骤。在第一步骤中用于蚀刻的第一气体优选地是包含例如CF4、CHF3等的具有相对低碳比例的氟碳气体的蚀刻气体。更具体而言，第一气体是例如CF4/CHF3/N2/Ar的混合气体。
在上述步骤中，优选地完全去除中间层抗蚀剂MLb。如以上所述，中间层抗蚀剂MLb的残留物在后续处理步骤中用作掩膜，它可导致所形成的图案的形状不良。
另一方面，在上述第二步骤中的用于蚀刻所用的第二气体优选地是包含氯或溴的、基于卤素的气体，的包含氯或溴气体，如Cl2、BCl3、HBr等。这种蚀刻气体的使用增加了在用于掩膜的膜MTLc(即它是金属膜)和在其下方的低介电常数膜之间的蚀刻选择性。这可以提供在金属材料和在其下方的第三低介电常数膜LOWK3b之间的高选择性。
在以上步骤中，可将诸如氧、氮、氢或例如Ar(氩)、He(氦)、Xe(氙)等的稀有气体的任何其它气体添加到上述的第一气体或第二气体中。
图35表示按照与如图27所示的方式相同的方式通过灰化去除下层抗蚀剂BLb的步骤。
除了以上这点外，本实施例的结构与第一实施例的结构基本上相同，因此下面不再重复对它的描述。还有，在本实施例中，可以像第二实施例那样，可以不用CMP去除第三低介电常数膜。
现在，描述本实施例的操作和效果。除了稳定电特性以外，本实施例还有下面的效果，包括：抑制布线沟槽的深度变化；抑制灰化对布线沟槽的内表面的损坏；这些也都是第一实施例的效果。
与本实施例类似，在去除中间层抗蚀剂MLb的工艺(第一步骤)中，使用由金属膜而不是绝缘膜制成的掩膜层几乎不蚀刻用于掩膜的膜MTLb。而且，在使用掩膜层MTLc形成布线沟槽TRCH和过孔VIA的步骤中(见图28)，在掩膜层MTLc和第二低介电常数膜LOWK2c之间的选择性是高的，因此掩膜层MTLc几乎不受蚀刻，并且掩膜层MTLc的厚度几乎不发生变化。这是因为，在第二低介电常数膜LOWK2c和扩散阻止膜ADFa与掩膜层MTLc之间的蚀刻选择性极高(约为30或更高)。
对比之下，在像第一实施例那样使用由SiO2等构成的绝缘层作为掩膜层时，在使用掩膜层作为掩膜形成布线沟槽TRCH或过孔VIA的步骤中(见图9)，可以同时蚀刻的不仅有低介电常数膜，而且还有掩膜层。这就是说，一部分掩膜层掉落，这可能引起所形成的布线沟槽TRCH或过孔VIA的大小或形状的异常不良情况。这是因为在掩膜层和低介电常数膜之间的蚀刻选择性低的缘故。
换言之，使用金属膜作为掩膜层抑制了在后续处理步骤中处理作为掩膜的掩膜层时掩膜层的变形。因此，可进一步使所形成的布线沟槽TRCH、过孔VIA以及使用它们的铜布线的电特性稳定化。
如以上所述，由金属膜构成的掩膜层几乎不与低介电常数膜一起经受蚀刻。因而，金属膜的掩膜层可比绝缘层构成的掩膜层(由SiO2制成)更薄。
本发明的第三实施例只在以上相应各点不同于第一实施例。即，在第三实施例中以上没有提及的结构、条件、过程、效果等都与第一实施例一致。
(第四实施例)
本实施例与第一实施例的不同之处在于形成图案的顺序。以下将描述本实施例的制造方法。
在第一至第三实施例中，例如如图3和图4所示，首先使用第二抗蚀剂掩膜(多层抗蚀剂LAR2)形成过孔图案VIAa，然后如图6和图7所示，使用第一抗蚀剂掩膜(多层抗蚀剂LAR1)形成布线沟槽图案TRCHa。
另一方面，在第四实施例中，首先，在使用第一抗蚀剂掩膜(多层抗蚀剂LAR1)形成布线沟槽图案TRCHa以后，使用第二抗蚀剂掩膜(多层抗蚀剂LAR2)形成过孔图案VIAa。于是，可以改变形成多层布线结构的步骤的执行顺序。
具体而言，如图36所示，首先，类似于第三实施例，在由第一低介电常数膜LOWK1a、扩散阻止膜ADFa、第二低介电常数膜LOWK2a、第三低介电常数膜LOWK3a和用于掩膜的膜SIO2a构成的叠置结构的用于掩膜的膜SIO2a之上，涂覆第一抗蚀剂掩膜(多层抗蚀剂LAR1)。然后，按照与图6相同的方式，通过作为光刻技术的曝光和显影，只对上层抗蚀剂ARF1的一部分进行构图，这一部分位于当以平面方式观察时与布线沟槽图案相同的区域中。
即，图36所示的步骤与图3所示的步骤的不同点在于，形成多层抗蚀剂LAR1而不是多层抗蚀剂LAR2，并且对位于当以平面方式观察时与布线沟槽图案处在相同区域的一部分上层抗蚀剂ARF 1进行构图。
然后，参照图37，使用只在上层抗蚀剂ARF1中形成的图案作为掩膜(如图36所示)，蚀刻多层抗蚀剂LAR1和用于掩膜的膜SIO2b。以此方式，形成图37所示的布线沟槽图案TRCHa。
图37所示的工艺与图7所示的工艺相同。此处，优选地如以上所述那样执行与图11至图15所示步骤相同的步骤。在此工艺中，蚀刻用于掩膜的膜SIO2a以形成掩膜层SIO2b。布线沟槽图案TRCHa的形成使得露出第三低介电常数膜LOWK3a作为最上表面。
然后，如图38所示，按照与图8所示的方式相同的方式通过灰化去除下层抗蚀剂BLb。
如以上所述，在去除多层抗蚀剂LAR1(第一抗蚀剂掩膜)以后，如图39所示形成多层抗蚀剂LAR2(第二抗蚀剂掩膜)，并且如图40所示形成过孔图案VIAa。
具体而言，参照图39和图40，首先按照与图3所示的方式相同的方式，只对当以平面方式观察时位于与过孔图案相同区域中的上层抗蚀剂ARF2的部分进行构图。在这样一个位置使用上层抗蚀剂ARF2图案作为掩膜形成过孔VIAa，使得当以平面方式观察时过孔VIAa叠加在第一低介电常数膜LOWK1a中的铜布线CU上。过孔VIAa从多层抗蚀剂LAR2和掩膜层SIO2b向下延伸到达扩散阻止膜ADFa。
优选地使用例如C4F8/N2/Ar的混合气体来实现用于形成过孔图案VIAa的上述蚀刻。
然后，参照图41，通过灰化去除用于形成过孔图案VIAa的第二抗蚀剂(下层抗蚀剂BLb)。当以平面方式观察时，除了布线沟槽图案TRCHa的过孔图案VIAa以外的区域具有由第三低介电常数膜LOWK3b构成的底部表面(其中露出第三低介电常数膜LOWK3b)。
参照图42，按照与图9所示的方式相同的方式，使用掩膜层SIO2b作为掩膜，通过蚀刻形成布线沟槽TRCH和过孔VIA。按照与第一实施例的图10所示的方式相同的方式，使掩膜层SIO2b也经受后续处理步骤，从而最终形成与图2所示相同种类的多层布线结构。而且，在本实施例中，像第二实施例那样，不必通过CMP方法去除第三低介电常数膜。
除了以上这点以外，本实施例的结构基本上与第一实施例相同，因此下面不再重复对它的描述。
下面描述本实施例的操作和效果。除了使电特性稳定化以外，本实施例还有下面的效果，包括：抑制布线沟槽的深度变化，以及抑制灰化过程中对布线沟槽的内表面的损坏。
在本实施例中，在过孔图案VIAa之前形成布线沟槽图案TRCHa。布线沟槽图案TRCHa的底部由第三低介电常数膜LOWK3a构成。
在此之后，形成过孔图案VIAa，然后蚀刻布线沟槽图案TRCHa和过孔图案VIAa，以便形成布线沟槽TRCH或过孔VIA，借此使第二低介电常数膜LOWK2b不在布线沟槽图案TRCHa的内壁和底部露出。这种布置可以抑制在第一抗蚀剂掩膜和第二抗蚀剂掩膜(下层抗蚀剂BLb)的灰化过程中由等离子体引起的对布线沟槽图案TRCHa的底部和内壁的损坏。
而且，在本实施例中，像第一实施例那样，抑制了布线沟槽图案TRCHa的深度变化。这是因为，第三低介电常数膜使用于形成布线沟槽图案TRCHa的蚀刻停止，这可抑制由于蚀刻量的变化引起的布线沟槽图案TRCHa的深度变化。
本发明的第四实施例仅在上述相应各点不同于第一实施例。这就是说，在第四实施例中上述没有提及的结构、条件、过程、效果等均和第一实施例中的一致。
(第五实施例)
本实施例与第三实施例的区别在于第一抗蚀剂掩膜(用于形成布线沟槽图案的抗蚀剂掩膜)。下面描述本实施例的制造方法。
在第一至第四实施例中，例如将由三层(即下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂)构成的多层抗蚀剂LAR1或LAR2用于所有的第一抗蚀剂掩膜和第二抗蚀剂掩膜。这是基于下述的理由。如果像本发明那样，在形成精细多层布线结构的过程中，通过蚀刻由SiO2构成的用于掩膜的膜，由此使用单层抗蚀剂形成掩膜层，则用于掩膜的厚膜难以实现期望的工艺，因为在完成蚀刻之前去除抗蚀剂。
使用由多个层组成的多层抗蚀剂增加了抗蚀剂的总厚度，从而改善了抗蚀剂的抗蚀性，因此促进了由薄膜构成的厚的多层抗蚀剂的蚀刻。如在相应的实施例中所述，当形成多层抗蚀剂的相应层由不同的材料构成的时候，相应层就具有不同的功能，从而可以实现对于用于掩膜的膜蚀刻的精确控制。
在使用光刻技术的蚀刻中，使用多层抗蚀剂可容易地抑制来自多层抗蚀剂下面的光反射。
但是，如以上所述，与由SiO2构成的用于掩膜的膜相比，由金属膜构成的用于掩膜的膜是薄的。与在抗蚀剂和由SiO2构成的用于掩膜的膜之间的蚀刻选择性相比，在抗蚀剂和由金属膜构成的用于掩膜的膜之间的蚀刻选择性是较高的。因而，在蚀刻由金属膜构成的用于掩膜的膜中，可以使用单层的抗蚀剂。
具体而言，例如，当按照与第三实施例相同的方式在布线沟槽图案TRCHa之前形成过孔图案VIAa时，参照图43至图45，首先形成过孔图案VIAa。图43至图45表示与图22至图24所示相同的过程。
在这种情况下，使用多层抗蚀剂LAR2来形成过孔图案VIAa。但是，可以使用以下单层抗蚀剂来形成过孔图案VIAa。
具体而言，当在使用单层抗蚀剂形成过孔图案VIAa过程中，第二低介电常数膜LOWK2a或第三低介电常数膜LOWK3a的厚度是大的时候，蚀刻这种低介电常数膜的量变大，这可能导致单层抗蚀剂的抗蚀性不够大。这就是说，在完成低介电常数膜的蚀刻之前，单层抗蚀剂可能会退化或者耗尽。
在这种情况下，可能引起形状的不良情况。例如，孔在与所形成的过孔图案VIAa的延伸方向交叉的方向的直径异常地增加。为此，优选地将多层抗蚀剂用于过孔图案VIAa的形成。这样，可以抑制以上所述的形状不良情况的发生。
用于掩膜的膜MTLa用作硬掩膜，用于在第二低介电常数膜LOWK2和第三低介电常数膜LOWK3中形成过孔图案VIAa和布线沟槽图案TRCHa这两者。在这种情况下，在第二低介电常数膜LOWK2和第三低介电常数膜LOWK3中形成过孔图案VIAa以后，在第二低介电常数膜LOWK2和第三低介电常数膜LOWK3中形成布线沟槽图案TRCHa。由于需要形成过孔图案VIAa使其穿过厚的第二低介电常数膜LOWK2，所以存在如下可能性：在形成过孔图案VIAa期间蚀刻用于掩膜的膜MTLa，并且不可能保持用于掩膜的膜MTLa的形状，其结果是，影响所形成的过孔图案VIAa的形状。
如图45所示，形成过孔图案VIAa，并且去除多层抗蚀剂LAR2。然后，参照图46，在用于掩膜的膜MTLb之上形成单层抗蚀剂SIR1a作为第一抗蚀剂掩膜。
单层抗蚀剂SIR1a具有由有机材料制成的反射阻止膜BARCa和上层抗蚀剂ARF1a的叠置结构。上层抗蚀剂ARF1a用作由抗蚀剂材料组成的抗蚀剂层，该抗蚀剂材料经受曝光和显影工艺而表现出光敏感性。
反射阻止膜BARCa可通过涂敷形成，例如可通过CVD方法沉积。提供反射阻止膜BARCa可有效地抑制来自单层抗蚀剂下方部分的光反射，与多层抗蚀剂相比，单层抗蚀剂更容易引起上述的反射。
只由上层抗蚀剂ARF1a构成的单层抗蚀剂SIR1a可以通过其中形成有单层抗蚀剂SIR1a而没有反射阻止膜BARCa的下层结构提供。上层抗蚀剂ARF 1a是由有机材料构成的公知的抗蚀剂(第一有机膜)，这种有机材料与第三实施例等中的上层抗蚀剂的有机材料相同。
如图46所示，通过作为光刻技术的曝光和显影，对只有上层抗蚀剂ARF1a的一部分进行构图，这一部分当以平面方式观察时位于与布线沟槽图案相同的区域中。
然后，参照图47，使用上层抗蚀剂ARF1a作为掩膜蚀刻反射阻止膜BARCa和用于掩膜的膜MTLb，使它们分别变为反射阻止膜BARCb和掩膜层MTLc。上层抗蚀剂ARF 1a变为上层抗蚀剂ARF1b。
以此方式，如图47所示形成布线沟槽图案TRCHa。上层抗蚀剂ARF1a变为上层抗蚀剂ARF1b，并且反射阻止膜BARCa变成反射阻止膜BARCb。
在这时，蚀刻单层抗蚀剂SIR1b，使得露出第三低介电常数膜LOWK3b。优选地在用于掩膜的膜MTLb中形成其底部由第三低介电常数膜LOWK3b构成的布线沟槽图案TRCHa。
与图34所示的第三实施例的步骤中的第二气体类似，在如图47所示步骤的蚀刻工艺中，优选地使用包含氯或溴的基于卤素的气体，例如Cl2、BCl3、HBr等，作为蚀刻气体，来形成反射阻止膜BARCa。在这种情况下，接着，优选地还是使用上述的基于卤素的气体作为蚀刻气体来蚀刻在反射阻止膜BARCa正下方的用于掩膜的膜MTLb。
作为选择，例如可以使用包含如CF4、CHF3等的具有较低碳比例的氟碳气体的蚀刻气体(例如CF4/CHF3/N2/Ar等的混合气体)，使反射阻止膜BARCa经受蚀刻。可以使用上述基于卤素的气体作为蚀刻气体，使用于掩膜的膜MTLb经受蚀刻。
在以上步骤中，还可将任何其它气体，如氧气、氮气、氢气或如Ar(氩)、He(氦)、Xe(氙)等的稀有气体，添加到上述蚀刻气体中的任何一种气体中。
现在参照图48，使单层抗蚀剂SIR1b经受灰化。然后参照图49使用掩膜层MTLc作为掩膜形成布线沟槽TRCH和过孔VIA。这些工艺与图27和图28所示的相同。
下面的步骤，即使用上述掩膜层MTLc作为掩膜进行构图来形成布线沟槽和过孔、形成铜布线CU和执行CMP，都是通过与第三实施例尤其是图28至图29所示的相同的工艺实现的。于是，下面省去对于它们的描述。
通过上述的过程，形成图2所示的多层布线结构。而且，即使当使用单层抗蚀剂SIR1a来形成过孔图案时，也优选地使用与在形成上述布线沟槽图案TRCHa中使用的蚀刻气体相同的蚀刻气体执行相同的工艺。
当使用单层抗蚀剂SIR1a形成布线沟槽图案和过孔图案的时候，在形成每个图案以后，优选地在图48所示的步骤中通过灰化去除单层抗蚀剂。作为选择，可以使用除灰化以外的任何方法来去除单层抗蚀剂SIR1b。
除了以上各点以外，本实施例的结构与第三实施例基本上相同，因而不再重复对它们的描述。而且，在本实施例中，与第二实施例类似，在CMP中可以不去除第三低介电常数膜。
现在描述本实施例的操作和效果。除了使电特性稳定以外，本实施例还有下述效果，包括：抑制布线沟槽的深度变化，以及抑制灰化对布线沟槽的内表面的损坏，这些都是第一实施例的效果。
上述的单层抗蚀剂SIR1a不包含中间层抗蚀剂ML。这可以减小如下的可能性：在通过灰化去除单层抗蚀剂SIR1a和SIR1b以后，产生中间层抗蚀剂的残留物从而引发所形成的图案的形状不良情况。
当使用灰化工艺去除单层抗蚀剂SIR1b时，例如第三低介电常数膜LOWK3b在图48所示的布线沟槽图案TRCHa的底部露出。因此，可以稳妥地抑制对第二低介电常数膜LOWK2b的损坏。
当不使用灰化工艺去除单层抗蚀剂SIR1b时，布线沟槽图案TRCHa的底部或侧壁不会由于灰化而损坏，这可以消除不利情况，包括由于灰化引起的损坏。
本发明的第五实施例与第三实施例的区别仅在于上述各点。即在第五实施例中没有提及的结构、条件、过程、效果等都与第三实施例中一致。
(第六实施例)
本实施例与第五实施例的区别在于形成图案的顺序。现在，描述本实施例的制造方法。
像本实施例一样，当使用单层抗蚀剂形成布线沟槽图案TRCHa时，首先，按照与第四实施例相同的方式，可以在使用第一抗蚀剂掩膜(单层抗蚀剂SIR1a)形成布线沟槽图案TRCHa之后，使用第二抗蚀剂掩膜(多层抗蚀剂LAR2)形成过孔图案VIAa。
具体而言，参照图50，在形成与第五实施例相同种类的单层抗蚀剂SIR1a的同时，按与图36相同的方式，通过作为光刻技术的曝光和显影，对位于当以平面方式观察时与布线沟槽图案相同区域中的上层抗蚀剂ARF1a的一部分进行构图。
然后，参照图51，使用上层抗蚀剂ARF1a作为掩膜，蚀刻反射阻止膜BARCa和用于掩膜的膜MTLa，分别使其变为反射阻止膜BARCb和用于掩膜的膜MTLb。以此方式，形成图51所示的布线沟槽图案TRCHa。上层抗蚀剂ARF1a变为上层抗蚀剂ARF1b，且反射阻止膜BARCa变为反射阻止膜BARCb。
然后，如图52所示，通过灰化去除单层抗蚀剂SIR1b。在此之后，如图53所示，形成多层抗蚀剂LAR2(第二抗蚀剂掩膜)，使得形成过孔图案。
如图54至图56所示，实现如图40至图42所示相同的工艺，以形成如图2所示的多层结构。因此，下面省去对它们的描述和说明。
在形成过孔图案的过程中，可以使用单层抗蚀剂SIR1a而不是如图53所示的多层抗蚀剂LAR2。在这种情况下，优选地使用与形成上述的布线沟槽图案TRCHa中的相同蚀刻气体来实现相同的工艺。
当使用单层抗蚀剂SIR1a形成布线沟槽图案或过孔图案时，在形成相应的图案以后，优选地通过如图52所示步骤中的灰化去除单层抗蚀剂。可以使用除灰化以外的任何方法来去除单层抗蚀剂SIR 1b。
除了上述各点以外，本实施例的结构基本上与第三实施例的结构相同，因此，不再重复对它们的描述。而且，在本实施例中，与第二实施例相似，可以不用CMP去除第三低介电常数膜。
现在描述本实施例的操作和效果。除了使电特性稳定以外，本实施例具有下述的效果，包括：抑制布线沟槽的深度变化和抑制灰化对布线沟槽的内表面的损坏，这些都是第一实施例的效果。
在本实施例中，在形成过孔图案VIAa之前形成布线沟槽图案TRCHa。布线沟槽图案TRCHa的底部由第三低介电常数膜LOWK3a构成。
在此之后，在布线沟槽图案TRCHa的内壁和底部都不露出第二低介电常数膜LOWK2b，直到形成过孔图案VIAa并随后蚀刻布线沟槽图案TRCHa和过孔图案VIAa以形成布线沟槽TRCH和过孔VIA。这样的布置可以抑制在使用第一抗蚀剂掩膜和第二抗蚀剂掩膜(下层抗蚀剂BLb)的灰化过程中由等离子体引起的对布线沟槽图案TRCHa的底部或内壁的损坏。
当在不使用例如灰化工艺的情况下去除单层抗蚀剂SIR1b时，在图52所示的布线沟槽图案TRCHa的底部，不可能露出第三低介电常数膜LOWK3b。这可以稳妥地抑制对布线沟槽图案TRCHa的底部和侧壁的损坏。
本发明的第六实施例与第五实施例的不同点仅在于上述相应的各点。这就是说，在第六实施例中以上没有提及的结构、条件、过程、效果等均与第一实施例一致。
本文中公开的优选实施例从所有观点来看都是说明性的，而非限制性的。本发明的范围不由以上的描述表示，而是由所附权利要求表示，本发明的范围旨在包括与所附权利要求等同的构思和范围内的所有修改。
本发明提供用于形成精细的多层布线结构的具有高可靠性的卓越技术。

Claims (18)

1.一种半导体器件的制造方法，包括步骤：
在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜；
在所述扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜；
通过使用在所述用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻所述用作掩膜层的膜，使得露出所述第三低介电常数膜，以及通过在所述用作掩膜层的膜中形成其底部由所述第三低介电常数膜的表面构成的布线沟槽图案，由此形成所述掩膜层；
通过灰化去除所述第一抗蚀剂掩膜；
使用所述掩膜层的布线沟槽图案，在所述第二低介电常数膜和所述第三低介电常数膜中形成布线沟槽，从而使所述布线沟槽的底部由所述第二低介电常数膜构成；
将铜金属填充到所述布线沟槽和过孔中，所述过孔形成为使得在如下位置中露出所述铜布线的一部分，即在所述位置中当以平面方式观察时所述铜金属叠加在所述布线沟槽之上；以及
通过CMP方法至少去除从所述铜金属的顶部表面到所述第三低介电常数膜的层，
其中所述第一低介电常数膜、所述第二低介电常数膜和所述第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜，并且
其中所述第二低介电常数膜是介电常数低于所述第三低介电常数膜的介电常数的膜。
2.根据权利要求1所述的半导体器件的制造方法，其中所述第一抗蚀剂掩膜是包括依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂的多层抗蚀剂，
其中形成所述掩膜层的步骤包括步骤：
在所述用作掩膜层的膜之上形成所述多层抗蚀剂，所述多层抗蚀剂包括依次叠置的所述下层抗蚀剂、所述中间层抗蚀剂和所述上层抗蚀剂；
当以平面方式观察时，将所述上层抗蚀剂构图为所述布线沟槽图案的形状；
使用构图为所述布线沟槽图案的形状的所述上层抗蚀剂作为掩膜，对所述中间层抗蚀剂进行构图；
使用构图为所述布线沟槽图案的形状的所述中间层抗蚀剂作为掩膜，对所述下层抗蚀剂进行构图，同时去除所述上层抗蚀剂以在最上表面露出所述中间层抗蚀剂；以及
使用构图为所述布线沟槽图案的形状的所述下层抗蚀剂作为掩膜，对所述用作掩膜层的膜进行构图，同时去除所述中间层抗蚀剂以露出所述第三低介电常数膜，
其中露出所述第三低介电常数膜的步骤包括：第一步骤，使用第一气体去除所述中间层抗蚀剂，以在最上表面露出所述下层抗蚀剂，和
第二步骤，使用不同于所述第一气体的第二气体，去除所述用作掩膜层的膜的一部分，以露出所述第三低介电常数膜。
3.一种半导体器件的制造方法，包括步骤：
在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜；
在所述扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜；
通过使用在所述用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻所述用作掩膜层的膜，使得露出所述第三低介电常数膜，以及通过在所述用作掩膜层的膜中形成其底部由所述第三低介电常数膜的表面构成的布线沟槽图案，由此形成所述掩膜层；
通过灰化去除所述第一抗蚀剂掩膜；
使用所述掩膜层的布线沟槽图案，在所述第二低介电常数膜和所述第三低介电常数膜中形成布线沟槽，从而使所述布线沟槽的底部由所述第二低介电常数膜构成；以及
将铜金属填充到所述布线沟槽和过孔中，所述过孔形成为使得在如下位置中露出所述铜布线的一部分，即在所述位置中当以平面方式观察时所述铜金属叠加在所述布线沟槽之上，
其中所述第一抗蚀剂掩膜是包括依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂的多层抗蚀剂，
其中形成所述掩膜层的步骤包括步骤：
在所述用作掩膜层的膜之上形成所述多层抗蚀剂，所述多层抗蚀剂包括依次叠置的所述下层抗蚀剂、所述中间层抗蚀剂和所述上层抗蚀剂；
当以平面方式观察时，将所述上层抗蚀剂构图为所述布线沟槽图案的形状；
使用构图为所述布线沟槽图案的形状的所述上层抗蚀剂作为掩膜，对所述中间层抗蚀剂进行构图；
使用构图为所述布线沟槽图案的形状的所述中间层抗蚀剂作为掩膜，对所述下层抗蚀剂进行构图，同时去除所述上层抗蚀剂以在最上表面露出所述中间层抗蚀剂；以及
使用构图为所述布线沟槽图案的形状的所述下层抗蚀剂作为掩膜，对所述用作掩膜层的膜进行构图，同时去除所述中间层抗蚀剂以露出所述第三低介电常数膜，
其中露出所述第三低介电常数膜的步骤包括：第一步骤，使用第一气体去除所述中间层抗蚀剂，以在最上表面露出所述下层抗蚀剂，和
第二步骤，使用不同于所述第一气体的第二气体，去除所述用作掩膜层的膜的一部分，以露出所述第三低介电常数膜，
其中所述第一低介电常数膜、所述第二低介电常数膜和所述第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜，并且
其中所述第二低介电常数膜是介电常数低于所述第三低介电常数膜的介电常数的膜。
4.根据权利要求2所述的半导体器件的制造方法，
其中所述掩膜层由绝缘层构成；
其中所述上层抗蚀剂是具有光敏感性的第一有机膜；
其中所述下层抗蚀剂是光敏感性低于所述第一有机膜的第二有机膜；
其中所述中间层抗蚀剂包含选自包括聚硅氧烷和聚硅氮烷的组中的一种材料，
其中所述第一气体和所述第二气体包括氟碳气体，并且
其中在所述第二气体中包括的氟碳气体的碳比例大于所述第一气体中包括的氟碳气体的碳比例。
5.根据权利要求4所述的半导体器件的制造方法，其中所述绝缘层是氧化硅膜，
其中在所述第二步骤的所述第二气体的使用中所述掩膜层相对于所述第三低介电常数膜的蚀刻选择性高于在所述第一步骤的所述第一气体的使用中所述掩膜层相对于所述第三低介电常数膜的蚀刻选择性。
6.根据权利要求2所述的半导体器件的制造方法，其中所述掩膜层由金属膜构成，
其中所述上层抗蚀剂是具有光敏感性的第一有机膜；
其中所述下层抗蚀剂是光敏感性低于所述第一有机膜的第二有机膜；
其中所述中间层抗蚀剂包含选自包括聚硅氧烷和聚硅氮烷的组中的一种材料，
其中所述第一气体包括氟碳气体，并且
其中所述第二气体包括含氯和溴的基于卤素的气体。
7.根据权利要求1所述的半导体器件的制造方法，进一步包括步骤：
在所述叠置步骤之后并在所述掩膜层的形成步骤之前，在如下位置中形成过孔图案，即在所述位置中当以平面方式观察时所述过孔图案叠加在所述铜布线之上，所述过孔图案从所述用作掩膜层的膜穿过到达所述扩散阻止膜；
通过灰化去除用于形成所述过孔图案的第二抗蚀剂掩膜；以及
将有机材料填充到所述过孔图案中，
其中在所述第一抗蚀剂掩膜的去除步骤中，去除所述有机材料，并且
其中在所述布线沟槽的形成步骤中，通过在形成具有由所述第二低介电常数膜构成的底部的布线沟槽的过程中，去除位于所述过孔图案的底部的所述第一低介电常数膜和所述扩散阻止膜的部分，使得在所述过孔图案的底部露出所述铜布线的一部分。
8.根据权利要求1所述的半导体器件的制造方法，进一步包括步骤：
在所述第一抗蚀剂掩膜的去除步骤之后并在所述布线沟槽的形成步骤之前，在如下位置中形成过孔图案，即在所述位置中当以平面方式观察时所述过孔图案叠加在所述铜布线之上，所述过孔图案从所述第三低介电常数膜穿过到达所述扩散阻止膜；
通过灰化去除用于形成所述过孔图案的第二抗蚀剂掩膜，
其中在所述第二抗蚀剂掩膜的去除步骤中，去除所述第二抗蚀剂掩膜，使得当以平面方式观察时在除了所述布线沟槽图案的过孔图案以外的区域中露出所述第三低介电常数膜，并且
其中在所述布线沟槽的形成步骤中，通过在形成具有由所述第二低介电常数材料构成的底部的布线沟槽的过程中，去除位于所述过孔图案的底部的所述第一低介电常数膜和所述扩散阻止膜的部分，使得在所述过孔图案的底部露出所述铜布线的一部分。
9.一种半导体器件的制造方法，包括步骤：
在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜；
在所述扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的金属膜；
通过使用在所述用作掩膜层的金属膜之上形成的第一抗蚀剂掩膜，蚀刻所述用作掩膜层的金属膜，使得露出所述第三低介电常数膜，以及通过在所述用作掩膜层的金属膜中形成其底部由所述第三低介电常数膜的表面构成的布线沟槽图案，由此形成所述掩膜层；
通过灰化去除所述第一抗蚀剂掩膜；
使用所述掩膜层的布线沟槽图案，在所述第二低介电常数膜和所述第三低介电常数膜中形成布线沟槽，从而使所述布线沟槽的底部由所述第二低介电常数膜构成；以及
将铜金属填充到所述布线沟槽和过孔中，以在如下位置中露出所述铜布线的一部分，即在所述位置中当以平面方式观察时所述铜金属叠加在所述布线沟槽之上，
其中所述第一抗蚀剂掩膜包括由具有光敏感性并且经受曝光和显影工艺的抗蚀剂材料构成的抗蚀剂层，
其中所述第一低介电常数膜、所述第二低介电常数膜和所述第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜，并且
其中所述第二低介电常数膜是介电常数低于所述第三低介电常数膜的介电常数的膜。
10.根据权利要求9所述的半导体器件的制造方法，进一步包括在如下位置中形成过孔图案的步骤，即在所述位置中当以平面方式观察时所述过孔图案叠加在所述铜布线之上，
其中在形成所述过孔图案的步骤中所使用的第二抗蚀剂掩膜是包括依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂的多层抗蚀剂，
其中形成所述过孔图案的步骤包括如下步骤：
在所述用作掩膜层的金属膜之上形成所述多层抗蚀剂，所述多层抗蚀剂包括依次叠置的所述下层抗蚀剂、所述中间层抗蚀剂和所述上层抗蚀剂；
当以平面方式观察时，将所述上层抗蚀剂构图为所述过孔的形状；
使用构图为所述过孔的形状的上层抗蚀剂作为掩膜，对所述中间层抗蚀剂进行构图；
使用构图为所述过孔的形状的中间层抗蚀剂作为掩膜，对所述下层抗蚀剂进行构图，同时去除所述上层抗蚀剂以在最上表面露出所述中间层抗蚀剂；以及
使用构图为所述过孔的形状的下层抗蚀剂作为掩膜，形成穿过所述第二低介电常数膜和所述第三低介电常数膜的所述过孔图案，使得所述过孔图案到达所述扩散阻止膜。
11.根据权利要求10所述的半导体器件的制造方法，
其中在所述叠置步骤之后并且在所述掩膜层的形成步骤之前，执行形成所述过孔图案的步骤，
其中形成穿过所述第二低介电常数膜和所述第三低介电常数膜的所述过孔图案的步骤包括步骤：
在使所述过孔图案穿过所述低介电常数膜以便从所述用作掩膜层的金属膜到达所述扩散阻止膜的步骤之后，通过灰化去除所述第二抗蚀剂掩膜；以及
将有机材料填充到所述过孔图案中，
其中在去除所述第一抗蚀剂掩膜的步骤中，去除所述有机材料，并且
其中在形成所述布线沟槽的步骤中，在形成具有由所述第二低介电常数膜构成的底部的布线沟槽的过程中，通过去除位于所述过孔图案的底部的所述第一低介电常数膜和所述扩散阻止膜的部分，使得在所述过孔图案的底部露出所述铜布线的一部分。
12.根据权利要求10所述的半导体器件的制造方法，
其中在所述第一抗蚀剂掩膜的去除步骤之后并且在所述布线沟槽的形成步骤之前，执行形成所述过孔图案的步骤，
其中形成穿过所述第二低介电常数膜和所述第三低介电常数膜的所述过孔图案的步骤包括步骤：
使所述过孔图案穿过所述第二低介电常数膜和所述第三低介电常数膜，以便从所述第三低介电常数膜到达所述扩散阻止膜；以及
通过灰化去除所述第二抗蚀剂掩膜，
其中在去除所述第二抗蚀剂掩膜的步骤中，去除所述第二抗蚀剂掩膜，使得当以平面方式观察时，在除了所述布线沟槽图案的过孔图案外的区域中露出所述第三低介电常数膜，并且
其中在形成所述布线沟槽的步骤中，在形成具有由所述第二低介电常数膜构成的底部的布线沟槽的过程中，通过去除位于所述过孔图案的底部的所述第一低介电常数膜和所述扩散阻止膜的部分，使得在所述过孔图案的底部露出所述铜布线的一部分。
13.一种半导体器件的制造方法，包括步骤：
在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜；
在所述扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的金属膜；
通过使用在所述用作掩膜层的金属膜之上形成的第一抗蚀剂掩膜，蚀刻所述用作掩膜层的金属膜，使得露出所述第三低介电常数膜，以及通过在所述用作掩膜层的金属膜中形成其底部由所述第三低介电常数膜的表面构成的布线沟槽图案，由此形成所述掩膜层；
使用所述掩膜层的布线沟槽图案，在所述第二低介电常数膜和所述第三低介电常数膜中形成布线沟槽，从而使所述布线沟槽的底部由所述第二低介电常数膜构成；以及
将铜金属填充到所述布线沟槽和过孔中，以在如下位置中露出所述铜布线的一部分，即在所述位置中当以平面方式观察时所述铜金属叠加在所述布线沟槽之上，
其中所述第一抗蚀剂掩膜包括由具有光敏感性并且经受曝光和显影工艺的抗蚀剂材料构成的抗蚀剂层，
所述制造方法进一步包括步骤：在如下位置中形成过孔图案，即在所述位置中以平面方式观察时所述过孔图案叠加在所述铜布线之上；
其中在形成所述过孔图案的步骤中使用的第二抗蚀剂掩膜是包括依次叠置的下层抗蚀剂、中间层抗蚀剂和上层抗蚀剂的多层抗蚀剂，
其中形成所述过孔图案的步骤包括步骤：
在所述用作掩膜层的金属膜之上形成所述多层抗蚀剂，所述多层抗蚀剂包括依次叠置的所述下层抗蚀剂、所述中间层抗蚀剂和所述上层抗蚀剂；
当以平面方式观察时，将所述上层抗蚀剂构图为所述过孔的形状；
使用构图为所述过孔的形状的所述上层抗蚀剂作为掩膜，对中间层抗蚀剂进行构图；
使用构图为所述过孔的形状的所述中间层抗蚀剂作为掩膜，对下层抗蚀剂进行构图，同时去除所述上层抗蚀剂以在最上表面露出所述中间层抗蚀剂；
使用构图为所述过孔的形状的所述下层抗蚀剂作为掩膜，形成穿过所述第二低介电常数膜和所述第三低介电常数膜的所述过孔图案，以使所述过孔图案到达所述扩散阻止膜，
其中所述第一低介电常数膜、所述第二低介电常数膜和所述第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜，并且
其中所述第二低介电常数膜是介电常数低于所述第三低介电常数膜的介电常数的膜。
14.根据权利要求13所述的半导体器件的制造方法，
其中在所述叠置步骤之后并且在所述掩膜层的形成步骤之前，执行所述过孔图案的形成步骤，
其中穿过所述第二低介电常数膜和所述第三低介电常数膜的所述过孔图案的形成步骤包括如下步骤：
使所述过孔图案穿过所述第二低介电常数膜和所述第三低介电常数膜，以便从所述用作掩膜层的金属膜到达所述扩散阻止膜，以及
将有机材料填充到所述过孔图案中，
其中在形成所述布线沟槽的步骤中，在形成具有由所述第二低介电常数膜构成的底部的布线沟槽的过程中，通过去除位于所述过孔图案的底部的所述第一低介电常数膜和所述扩散阻止膜的部分，使得在所述过孔图案的底部露出所述铜布线的一部分。
15.根据权利要求13所述的半导体器件的制造方法，
其中在所述掩膜层的形成步骤之后并且在所述布线沟槽的形成步骤之前，执行所述过孔图案的形成步骤，
其中穿过所述第二低介电常数膜和所述第三低介电常数膜的所述过孔图案的形成步骤包括步骤：形成穿过所述低介电常数膜的过孔，使得从所述第三低介电常数膜到达所述扩散阻止膜，并且
其中在形成所述布线沟槽的步骤中，在形成具有由所述第二低介电常数膜构成的底部的布线沟槽的过程中，通过去除位于所述过孔图案的底部的所述第一低介电常数膜和所述扩散阻止膜的部分，使得在所述过孔图案的底部露出所述铜布线的一部分。
16.根据权利要求9所述的半导体器件的制造方法，其中所述第一抗蚀剂掩膜具有所述抗蚀剂层和反射阻止膜的叠置结构。
17.根据权利要求1所述的半导体器件的制造方法，其中所述扩散阻止膜包含选自包括SiN、SiCN、SiC和SiCO的组中的至少一种成分，并且
其中在所述布线沟槽的内表面和所述过孔的内表面之上形成阻挡层。
18.根据权利要求1所述的半导体器件的制造方法，其中所述第一低介电常数膜、所述第二低介电常数膜和所述第三低介电常数膜中的每一个都由SiOC构成。
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