CN102148228A - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

Info

Publication number
CN102148228A
CN102148228A CN2011100210148A CN201110021014A CN102148228A CN 102148228 A CN102148228 A CN 102148228A CN 2011100210148 A CN2011100210148 A CN 2011100210148A CN 201110021014 A CN201110021014 A CN 201110021014A CN 102148228 A CN102148228 A CN 102148228A
Authority
CN
China
Prior art keywords
electrode film
lower electrode
film
semiconductor device
capacitor dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100210148A
Other languages
English (en)
Inventor
山本阳一
服卷直美
坂本美里
加藤芳健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN102148228A publication Critical patent/CN102148228A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种半导体器件以及半导体器件的制造方法。该半导体器件具有电容器元件，其中，电容电介质膜被设置在上电极膜(上电极膜114、上电极膜116)与下电极膜之间，并且对于至少与电容电介质膜接触的部分，下电极膜具有多晶钛氮化物。

Description

半导体器件以及半导体器件的制造方法
相关申请的交叉引用 
2010年1月14日提交的日本专利申请No.2010-5780的公开包括说明书、附图和摘要，其全部内容通过引用结合于此。 
技术领域
本发明涉及一种半导体器件以及该半导体器件的制造方法。
背景技术
随着近年来半导体的尺寸变小，需要增大电容器每单位面积的电容。用于增大电容器电容的方法之一是减小电容电介质膜的厚度。然而，即使在减小电容电介质膜的厚度时，整个电容器电容也没有增大，有时反而减小。
例如，日本未经审查的专利公布No.2007-329496描述了在下电极的上部与包括Ta2O5的电容膜之间存在的薄硅氧化物膜用作寄生电容，从而降低整个介电常数，由此在形成薄电容膜时减小电容器电容。用于解决此问题的技术手段如下所述。根据上述的专利文献，在TiN下电极上方形成Ta2O5之后，在700℃至900℃的温度下执行热处理，以将一部分TiN转化为具有高介电常数的TiO2。根据该方法，(i)电容膜可以被形成为具有高介电常数的Ta2O5/TiO2的堆叠结构。热处理(ii)改进Ta2O5的膜质量。另外，由于其采用在多晶硅聚集节点上方、通过包括TiN的下电极提供电容膜的TiO2的结构，以及(iii)即使在多晶硅聚集节点被氧化时，也可以电容器电容硅氧化物膜用作寄生电容。描述了由于(i)至(iii)而可以防止在电容膜厚度减小时电容器电容减小。
另外，日本未经审查的专利公布No.2004-047633描述了如下的技术：在经受初步热处理的Ru膜(下电极)上方形成电容膜，由此抑制电容膜中的破裂。也就是说，根据上述的专利文献，通过初步热处理，使Ru膜的晶粒按结晶学生长成稳定状态。这抑制在形成电容膜期间进行热处理时Ru膜晶粒的进一步晶体生长。描述了在形成电容膜期间能够抑制由于Ru膜的晶体生长而在电容膜中产生的破裂。
另外，日本未经审查的专利公布No.2007-158222描述了以非晶状态在下电极(TiN)上方形成电容膜以使电容膜成为非晶状态，由此能够减小电容膜的泄漏电流。
另外，日本未经审查的专利公布No.2007-329286描述了通过使用不添加有AlO的非晶电容膜(铪氧化物膜)来提供同时满足较大电容和较小泄漏电流的半导体器件。该专利文献描述了通过远程等离子体来氮化TiN的下电极。远程等离子体处理趋于去除下电极形成步骤中形成的氧化物层，由此防止由用作寄生电容的低介电系数的氧化物层造成电容器电容的减小。
发明内容
在以上专利文献描述的技术中，当在下电极膜的非晶质上方沉积电容电介质膜时，电容电介质膜有时继承位于其下方的非晶质的结晶度并且变成非晶的。然而，已发现，根据本发明人的研究，由于继承下电极膜的非晶状态的电容电介质膜的非晶层具有低介电常数，因此整个电容器电容减小。另外，虽然期望当电容电介质膜的厚度减小时电容器电容增大，但是有时当位于电容电介质膜下方的层是非晶时，电容器电容减小。
根据本发明的一个方面，提供一种具有电容器元件的半导体器件，其中，电容电介质膜被提供在上电极膜与下电极膜之间，并且所述下电极膜至少在与电容电介质膜接触的部分，具有多晶钛氮化物。
根据本发明的另一方面，提供一种制造形成电容器元件的半导体器件的方法，其中，电容电介质膜被设置在上电极膜与下电极膜之间，以及所述方法包括：
在衬底上方形成层间绝缘膜；
通过选择性去除，在层间绝缘膜中形成凹部；
在凹部的底部上方和侧壁上方，形成下电极膜；以及
在下电极膜上方，按顺序形成电容电介质膜和上电极膜，
其中在形成下电极膜中，多晶钛氮化物被至少形成到下电极膜的、与电容电介质膜接触的部分。
在本发明中，下电极膜的表面层包括多晶钛氮化物，并且在多晶钛氮化物上方形成电容电介质膜。因此，由于电容电介质膜继承多晶钛氮化物的结晶度，电容电介质膜从下层至上层地结晶。因此，根据本发明，与其中下层是非晶的电容电介质膜相比较，整个电容器电容增大。另外，虽然期望当电容电介质膜的厚度减小时电容器电容将增大，但是当电容电介质膜的下层为非晶时电容器电容减小。相反，在本发明中，由于电容电介质膜的下层包括高介电常数的多晶，因此整个电容器电容没有减小而是增大。
本发明提供一种能够抑制电容器电容减小的半导体器件。
附图说明
图1是示出本发明实施例中的半导体器件的制造工序步骤的横截面图，其中：
图1A是示出本发明实施例中的半导体器件的制造工序步骤的横截面图；
图1B是示出继图1A之后的本发明实施例中的半导体器件的制造工序步骤的横截面图；
图1C是示出继图1B之后的本发明实施例中的半导体器件的制造 工序步骤的横截面图；
图2A至图2C是示出本发明实施例中的半导体器件的制造工序步骤的横截面图，其中：
图2A是示出本发明实施例中的半导体器件的制造工序步骤的横截面图；
图2B是示出继图2A之后的本发明实施例中的半导体器件的制造工序步骤的横截面图；
图2C是示出继图2B之后的本发明实施例中的半导体器件的制造工序步骤的横截面图；
图3是示出实施例中使用的下电极TiN的面内XRD衍射峰的曲线图；
图4A是示出在电容膜厚度减小时实施例的电容器电容与泄漏电流之间的关系的曲线图；
图4B是示出实施例的横截面结构的视图；
图5A是示出在电容膜厚度减小时的现有技术的电容器电容与泄漏电流之间的关系的曲线图；
图5B是示出现有技术的横截面结构的曲线图。
具体实施方式
将参照附图来描述本发明的优选实施例。在整个附图中，相同的组成元件标有相同的附图标记，为此，可选地省略对其的描述。
第一实施例
图1A至图1C以及图2A至图2C示出在本实施例中的制造半导体器件的工序步骤的横截面图。
将对半导体器件使用MIM(金属-绝缘体-金属)结构用作DRAM电容器结构的情况进行描述。
本实施例的制造半导体器件的方法形成电容器元件，其中，电容 电介质膜112被设置在上电极膜(上电极膜114、上电极膜116)与下电极膜110之间。制造该半导体器件的方法包括如下步骤：在衬底(硅衬底100)上方形成层间绝缘膜106的步骤、通过选择性去除在层间绝缘膜106中提供凹部108的步骤、在凹部108的底部上方以及侧壁上方形成下电极膜110的步骤以及在下电极膜110上方按顺序形成电容电介质膜112和上电极膜(上电极膜114、上电极膜116)的步骤，其中，多晶钛氮化物被至少形成到下电极膜110的、与电容电介质膜112接触的部分。
在本实施例中，下电极膜110的表面层包括多晶钛氮化物，并且电容电介质膜112被形成在多晶钛氮化物上方。因此，由于电容电介质膜112继承多晶钛氮化物的结晶度，因此电容电介质膜112从下层至上层地结晶。因此，在该实施例中，与其中下层为非晶的电容电介质膜相比较，整个电容器电容增大。
另外，虽然期望当电容电介质膜的厚度减小时电容器电容增大，但是当电容电介质膜的下层为非晶时，电容器电容减小。另一方面，在本实施例中，由于电容电介质膜112的下层包括具有高介电常数的多晶，因此整个电容器电容没有减小，而是增大。
接着，将描述本实施例的制造半导体器件的方法。
首先，在半导体衬底(硅衬底100)上方形成绝缘膜102(第一层间绝缘膜)。然后，在绝缘膜102中形成接触孔。通过将金属膜掩埋在接触中并且进行平面化处理来形成接触104。在这种情况下，对硅衬底100提供诸如未示出的晶体管的半导体器件。接触104被连接到晶体管的扩散层。例如，使用钨(W)作为接触104。
接着，如图1A所示，在电介质膜102上方形成层间绝缘膜106(第二层间绝缘膜)。然后，选择性去除层间绝缘膜106，以在层间绝缘膜 106中形成凹部108(孔)。例如，去除方法包括通过使用抗蚀剂图案作为掩模的干法蚀刻。
层间绝缘膜106可以是任意膜，只要这个膜是诸如硅氧化物膜的绝缘膜即可，并且可以是单层或多层。另外，对于层间绝缘膜106，使用具有比硅氧化物膜的比介电常数(比介电常数为4.5)更低的比介电常数的多孔绝缘膜。例如，多孔绝缘膜包括通过使硅氧化物膜成为多孔的而使比介电常数减小的多孔硅石材料、HSQ(氢化倍半硅氧烷)膜、或者通过将SiOCH、SiOC(例如，Black DiamondTM、AuroraTM)等制成多孔状态而由此使比介电常数减小而形成的材料。另外，还对于层间绝缘膜102，可以使用与用于层间绝缘膜106的材料相同的材料。
凹部108的平面形状被制成圆形。另一方面，凹部108的横截面形状被制成渐缩的，即，梯形。如上所述，形成圆柱形形状的凹部108。接触104被设置在凹部108的底部。对于层间绝缘膜106，例如使用SiO2。另外，层间绝缘膜106的厚度为例如300nm至1μm。
接着，如图1B所示，在层间绝缘膜106上方沉积下电极膜110，以便填充凹部108的至少底部(以便与接触104接触)。在本实施例中，下电极膜110被沉积在凹部108的底部上方、侧壁上方以及层间绝缘膜106的表面层上方。例如，下电极膜110的厚度为3nm至20nm。
将具体描述本实施例中的用于下电极膜110的沉积步骤。
在用于下电极膜110的膜沉积步骤中，执行例如在层间绝缘膜106上方形成下电极膜110的沉积处理。在膜沉积处理之后，下电极膜110同时经历结晶化和氮化。通过处理，沉积其中至少表面层包括多晶钛氮化物的下电极膜110。
例如，氮化包括使氮自由基接触下电极膜110的步骤。
在本实施例中，例如，在远程等离子体ALD设备中，执行用于下电极膜110的膜沉积和氮化的一系列步骤。
远程等离子体ALD设备具有气体引入口以及与其中设置衬底的处理腔室(沉积腔室)处于不同位置的等离子体产生腔室(远程等离子体单元)。远程等离子体ALD设备通过膜沉积腔室上游处的远程等离子体单元将N2先等离子体化。当N2被等离子体化时，大量产生不具有各向异性的自由基成分(N*)。在等离子体ALD设备中，通过石英管将自由基成分从等离子体产生腔室引入到设置衬底的处理腔室。然后，通过使用自由基成分，在处理腔室中对衬底表面执行处理。
如上所述，通过使用用于沉积下电极膜110的远程等离子体ALD设备，可以使不具有各向异性的自由基成分(N*)同等地接触到侧壁上方的下电极膜110，并且接触圆柱体结构中的凹部108的底部。也就是说，(i)使自由基成分在底部上方的下电极膜110的表面的方向上同等地接触，(ii)使自由基成分在侧壁上方的下电极膜110的表面的方向上同等地接触，以及(iii)使自由基成分同等地接触底部上方的下电极膜110和侧壁上方的下电极膜110。
因此，侧壁上方的下电极膜110的表面和底部上方的下电极膜110的表面层可以被同等地氮化。在本实施例中，多晶钛氮化物中的氮含量可以为40或更大(原子％)。
另外，通过使用远程等离子体ALD设备，下电极膜110的整个表面层或者在将要接触电容电介质膜的预定区域中的下电极膜110的至少表面层附近能够被结晶。
使用TDMAT(四-(二甲基氨基)-钛)作为用于下电极膜110的起始材料。例如，将TDMAT作为起始材料供给到远程等离子体ALD 设备的腔室中，以在衬底上方沉积TDMAT的热分解产物。然后，如上所述，通过远程等离子体使N2气体等离子体化，并且N自由基在衬底上方照射。接着，在得到所需的膜厚度之前，将诸如供给起始材料和照射N自由基的一系列步骤循环重复多次。由此沉积的钛氮化物结晶成多晶。
例如，等离子体条件为：温度为340℃至370℃、等离子体功率为3KW至5KW以及N2的流速为1L/min至5L/min。
如上所述，沉积下电极膜110，下电极膜110具有在表面层附近形成的多晶钛氮化物。也就是说，可以使底部上方的下电极膜110的表面层附近与侧壁上方的下电极膜110的表面层附近的膜质量基本上相同。膜质量可以由含氮程度或诸如晶面或平均晶体粒径的多晶特性来表征。
接着，如图1C所示，将下电极膜110制造成所期望的形状。在制造过程中，例如，执行曝光、显影、蚀刻和灰化。因此，层间绝缘膜106表面上方的下电极膜110被去除并且只留在凹部108的内部处。制造后的下电极膜110被设置成覆盖凹部108的底部至侧壁部的上端附近。
接着，如图2A所示，在制造后的下电极膜110上方，沉积电容电介质膜112。也就是说，底部上方的下电极膜110的表面层附近与侧壁上方的下电极膜110的表面层附近具有相同程度的膜质量，并且在下电极膜110的表面层上方生长电容电介质膜112。将ALD法用于膜沉积方法。使用ZrO2作为电容电介质膜112。另外，例如，电容电介质膜112的厚度为5nm至12nm。在将电容器电容增加到尤其更高的情况下，使电容电介质膜112的膜厚度为8nm或更小。在这种情况下，对衬底应用热处理。热处理的温度为例如300℃至450℃。
在下电极膜110的在膜厚度方向上的结构中，会足够的是，至少在表面层附近存在多晶钛氮化物。也就是说，在下电极110的在膜厚度的方向上的结构中，可以完整地设置多晶钛氮化物，或可以交替地设置多晶层和处于其他状态(例如，非晶)的钛氮化物层。在这种情况下，多晶钛氮化物可以足以满足上述多晶的特性，并且特性的范围可以在预定程度内变化或者特性范围可以基本上相同。下电极膜110可以是单层或多层结构，例如，包括Ti和TiN。
接着，将描述在接触电容电介质膜112的表面的方向上的下电极膜110中的结构。如以上所述的，底部上方的下电极膜110的表面层附近和侧壁上方的下电极膜110的表面层附近的膜质量的程度基本上相同。也就是说，如沿着底部上方的下电极膜110和侧壁上方的下电极膜110的表面的方向上所观察到的，下电极膜110被同等地氮化并且结晶。
当下电极膜110同等地氮化时，在下电极膜110表面的方向上的氮含量是40或更大(原子％)。
另外，当下电极膜110同等地结晶时，例如，在下电极膜110表面的方向上的晶面的主表面是相同的。
随后，如图2B和图2C所示，例如，通过CVD，在电容电介质膜112上方沉积上电极膜114和上电极膜116。钛氮化物用于上电极膜114并且钨用于上电极膜116。在上电极膜114和116上方设置未示出的第三层间绝缘膜。
通过上述工序，可以得到具有MIM结构的DRAM电容器的半导体器件。
然后，将描述该实施例的半导体器件。
该实施例的半导体器件具有电容器元件，在该电容器元件中，电容电介质膜112被设置在上电极膜(上电极膜114、上电极膜116)与下电极膜110之间。至少在与电容电介质膜112接触的部分，下电极膜110具有多晶钛氮化物。
在本实施例中，多晶钛氮化物可以是例如包括微晶的多晶。
本实施例中的多晶结构可以通过以下特性来表征。
(1)存在晶面。
可以通过面内XRD来测量特性(1)。
图3示出对在该实施例中使用的下电极包括TiN的实例执行面内XRD的衍射峰。
如图3所示，通过面内XRD观察结晶度。结果，对于晶面(1)，观察TiN在(111)、(220)和(200)的衍射峰。由此，确认根据该实施例在远程等离子体ALD设备中得到TiN。另外，已发现，多晶钛氮化物的晶面具有作为主面的(200)面。另外，多晶钛氮化物的晶面可以具有(111)、(200)和(220)面中的任一个并且可以具有作为主面的(220)面。
对于下电极膜110的表面层处的多晶钛氮化物，用XRS测量氮的量。已发现，多晶钛氮化物的氮含量为40或更大以及50或更小(原子％)。
如上所述的下电极膜110上方生长的电容电介质膜112趋于继承位于其正下方的下电极膜110的晶体信息。因此，发明人的研究发现，通过结晶来生长电容电介质膜112的初始膜(用于下层部分的电容电 介质膜112)。可以使用例如高介电常数的ZrO2用于结晶的电容电介质膜112。在ZrO2中，对于立方结构，介电常数为36.8，以及对于四方结构，介电常数为46.6。
另外，在本实施例中的电容电介质膜112中，可以使用高介电常数的金属氧化物。金属氧化物包括ZrO2以及HfO2和Ta2O3或者其中添加了其他成分的那些。其他元素包括例如Ti、Al和Y以及诸如La和Er的镧系元素。这种金属氧化物的多晶趋于继承位于其正下方的多晶钛氮化物的结晶度。电容电介质膜112可以具有多晶金属氧化物的单层或多层结构。
然后，将对该实施例的功能和效果进行描述。
在本实施例中，下电极膜110的表面层包括非晶钛氮化物并且在多晶钛氮化物上方形成电容电介质膜112。因此，在形成电容电介质膜112的过程中，电容电介质膜112的下层继承位于其正下方的多晶钛氮化物的结晶度。结果，电容电介质膜112从下层至上层地结晶。因此，在本实施例中，与其中下层处于非晶状态的电容电介质膜的情况相比较，整个电容器电容增大。
电容器电容理论上由通式C＝(ε/d)×S来标识，其中，C是电容器电容，ε是电容电介质膜的介电常数，d是电容电介质膜的厚度并且S是电极面积。
根据通式，电容器电容随着电容电介质膜厚度的减小而增大。然而，当电容电介质膜的下层是非晶质时，由于非晶质具有的介电常数小于晶体的介电常数，因此整个电容器没有增大，而是减小。
相反，在本实施例中，即使当电容电介质膜112的厚度减小使得电容电介质膜112的厚度为例如8nm或更小时，由于电容电介质膜112 的下层包括高介电常数的多晶，因此整个电容器电容没有减小而是增大。
将参照图4A、4B和图5A、5B对此进行具体描述。
图4A示出在本实施例中当电容电介质膜的厚度减小时的电容器电容与泄漏电流之间的关系。图4B示意性地示出根据本实施例的MIM电容器的横截面结构。图5A示出在下电极膜是非晶质的实例中当电容电介质膜厚度减小时的电容器电容与泄漏电流之间的关系。图5B示意性示出根据下电极膜是非晶质的实例的MIM电容器的横截面结构。
在图5A所示的实例中，使用包括非晶TiN 300的下电极膜。在这种情况下，包括例如ZrO2的电容电介质膜具有的结晶度分布为在膜厚度的方向上、从非晶质到晶体。也就是说，当在下电极膜的非晶质上方沉积电容电介质膜时，电容电介质膜继承非晶质的结晶度，并且电容电介质膜在与非晶的TiN 300(下电极膜)接触的部分中变成非晶质(ZrO2 302)。另一方面，由于当膜厚度增大时在电容电介质膜的非晶质上方继续进行结晶，因此结晶一直继续到略微远离非晶的TiN 300的部分(ZrO2 304)处，并且电容电介质膜在更远的部分(ZrO2 306)处结晶。在非晶部分中介电常数变低，以及在多晶部分中介电常数变高。因此，如图5B中的[1]至[4]所示，当高介电常数的多晶的上层部分的厚度(ZrO2 306)减小时，由于下层部分的ZrO2 302和ZrO2 304是非晶的并且具有低介电常数，所以电容减小(图5A)。
相反，在本实施例中，如图4B中所示，在包括多晶TiN 200的下电极膜上方生长从生长(电容电介质膜)的初始阶段开始结晶的ZrO2202。即使当如图4B中的[1]至[4]所示，ZrO2 202的厚度减小时，由于在膜厚度方向上的质量是相同的，因此ZrO2 202(电容电介质膜)的介电常数示出常数值。因此，在电容电介质膜的厚度减小的情况下，当膜厚度d减小时，诸如介电常数的其他特性保持恒定。根据上述的 通式，电容器电容C与d成反比地增大(图4A)。
如上所述，在本实施例中，与其中下层具有非晶状态的电容电介质膜的技术中的电容器电容相比较，整个电容器电容增大。另外，即使当电容电介质膜的厚度减小时，由于电容电介质膜的下层包括高介电常数的多晶，因此整个电容器电容没有减小而是增大。
换言之，在本实施例中，通过在MIM电容器中使用结晶的下电极，电容膜的结晶度可以增大以增大电容器电容，以及在电容膜厚度减小时，可以抑制电容的降低。
另外，如上所述，在制造本实施例的半导体器件的步骤中，圆柱形结构的凹部108的底部上方的多晶钛氮化物和侧壁上方的多晶钛氮化物同等地氮化或结晶。电容电介质膜112被设置成使其接触其中底部上方的部分和侧壁上方的部分的膜质量相同的多晶钛氮化物(下电极膜110)。因此，底部上方的电容电介质膜112与侧壁上方的电容电介质膜112之间的膜质量(例如，介电常数)也是相等的。由于如上所述地提供膜沉积特性表现优良的电容电介质膜112，因此可以改进电容电介质膜112的介电常数。另外，在本实施例的制造工艺中，由于可以使底部上方的电容电介质膜112与侧壁上方的电容电介质膜112之间的膜质量相等，因此可以抑制电容电介质膜112的沉积特性变化。这能够防止电容电介质膜112中的泄漏电流变化。
另外，在日本未经审查的专利公布2007-329496中所描述的技术中，由于热处理温度是700℃至900℃的相对高温，因此尤其在混合型DRAM中，会对热处理之前形成的栅的周边处的结构和特性产生不期望的影响。作为发明人的研究结果，虽然通常形成镍硅化物使用的是高达约500℃的热处理温度，但是当施加较高温度的热负载时，Ni扩散会造成结点泄漏电流增大。另外，在用于电容电介质膜的TiO2中，尽管介电常数高，但是电容器的泄漏电流有时也会增大。
另一方面，在本实施例中，通过在MIM电容器中的结晶的下电极膜110上方形成电容电介质膜112，并且同时关注电容膜的初始阶段中的电容膜的结晶度，电容电介质膜112的结晶度得以改进。这可以增大电容器电容，而不使用高温工艺和诸如TiO2的具有大电容器泄漏电流的材料。也就是说，在本实施例中，可以通过使用结晶的下电极而不在高温下对电容膜进行退火，来获得具有高介电常数的高质量的电容膜。
第二实施例
将参照图1和图2来描述第二实施例，将其与第一实施例区分开。也就是说，在第一实施例中，通过使用相同的设备，在下电极膜110的沉积中执行了氮化和结晶。然而，下电极膜的沉积以及氮化和结晶不限于上述过程，而是可以通过在第二实施例中使用单独的设备来执行。
首先，以与第一实施例相同的方式，提供图1A所示的结构。接着，在圆柱形结构的凹部108的侧壁上方和底部上方沉积下电极膜110(图1B)。平行板型等离子体CVD用于沉积下电极膜110。例如，使用TDMAT(四-(二甲基氨基)-钛)作为起始材料。
在该步骤中，在圆柱形结构的凹部108的底部上方，沉积结晶的下电极膜110。另一方面，由于诸如具有各向异性的离子的等离子体极少照射在圆柱形结构的凹部108的侧壁上方，因此沉积非晶下电极膜110。
随后，执行与第一实施例相同的远程等离子体氮化。在通过不具有各向异性的自由基成分进行氮化的同时，可以使圆柱形结构的凹部108的侧壁上方的非晶TiN被结晶。在该步骤中，还可以使圆柱形结构的凹部108的底部上方的结晶的下电极膜110氮化。
接着，在氮化和结晶之后，制造下电极膜110(图1C)。在制造过程中，曝光、显影、蚀刻和灰化被执行。
以与第一实施例相同的方式，可以在图2A至图2C所示的后续步骤中获得具有MIM结构的DRAM电容器的半导体器件。另外，在第二实施例中，可以获得与第一实施例中的效果相同的效果。
通过在制造下电极膜110期间进行灰化处理，氧化层可以被形成到下电极膜110的表面。相反，在第二实施例中，在制造下电极膜110之后以及在沉积电容电介质膜112之前，可以执行远程等离子体氮化。通过上述的氮化，可以用TiN替代氧化物层并且可以去除用作寄生电容的氧化物层。另外，可以同时执行去除氧化物层和结晶。通过并行地执行氧化物层的去除和结晶，还可以进一步改进电容器电容。另外，当沉积电容电介质膜112之前与电容电介质膜112接触的下电极膜110至少被结晶时，可以获得第二实施例的效果。
另外，除了远程等离子体ALD之外，还可以通过任何其他沉积方法来沉积下电极膜，只要结晶的下电极膜110可以被形成在圆柱形结构的侧壁上方以及凹部108上方即可。沉积方法包括例如热ALD，但是也可以使用CVD或PVD。另外，圆柱形结构的凹部108的侧壁上方的非晶TiN可以不通过远程等离子体氮化而是通过使用NH3等的热处理来氮化和结晶。热处理的温度为例如350℃至450℃。
虽然以上已经参照附图描述了本发明的优选实施例，但是这些实例是本发明的典型实例，并且还可以采用与上述实施例不同的各种其他实施例。
另外，作为用于接触104的材料，其中Ti(上层)/TiN(下层)被层压为阻挡金属膜的膜可以例如被设置为W膜下方的层。
除了圆柱形之外，凹部108可以为圆形柱状形状。在这种情况下，凹部108的平面形状是圆形。另一方面，凹部108的横截面形状可以被形成为方形或矩形形状。

Claims (12)

1.一种具有电容器元件的半导体器件，在所述电容器元件中，电容电介质膜被设置在上电极膜与下电极膜之间，其中
至少在与所述电容电介质膜接触的部分，所述下电极膜具有多晶钛氮化物。
2.根据权利要求1所述的半导体器件，其中，所述多晶钛氮化物的氮含量为40原子％或更大。
3.根据权利要求1所述的半导体器件，其中，所述多晶钛氮化物的晶面为(111)面、(200)面以及(220)面之一。
4.根据权利要求1所述的半导体器件，
其中，所述电容电介质膜包括多晶金属氧化物，以及
其中，所述多晶金属氧化物包括从由ZrO2、HfO2和Ta2O3以及添加了Ti、Al、Y或镧系元素的上述这些氧化物组成的组中选择的至少一种。
5.根据权利要求1所述的半导体器件，其中，所述电容电介质膜的厚度为8nm或更小。
6.根据权利要求1所述的半导体器件，还包括：
衬底；以及
层间绝缘膜，所述层间绝缘膜被设置在所述衬底上方，
其中，在所述层间绝缘膜中形成凹部，以及
其中，所述下电极膜和所述电容电介质膜被设置在所述凹部的底部上方以及侧壁上方。
7.根据权利要求6所述的半导体器件，其中，在所述凹部的底部上方设置的所述下电极膜以及在所述凹部的侧壁上方设置的所述下电极膜，至少在与所述电容电介质膜接触的部分，具有多晶钛氮化物。
8.一种制造形成电容器元件的半导体器件的方法，在所述电容器元件中，电容电介质膜被设置在上电极膜与下电极膜之间，所述方法包括：
在衬底上方形成层间绝缘膜；
通过选择性去除，在所述层间绝缘膜中形成凹部；
在所述凹部的底部上方和侧壁上方，形成所述下电极膜；以及
在所述下电极膜上方，顺序地形成所述电容电介质膜和所述上电极膜，
其中，在形成所述下电极膜中，多晶钛氮化物被至少形成到所述下电极膜的、与所述电容电介质膜接触的部分。
9.根据权利要求8所述的制造半导体器件的方法，其中，在形成所述下电极膜中，在所述凹部的底部上方形成的下电极膜中以及所述凹部的侧壁上方形成的下电极膜中形成所述多晶钛氮化物。
10.根据权利要求8所述的制造半导体器件的方法，其中，形成所述下电极膜包括使氮自由基与所述下电极膜接触。
11.根据权利要求10所述的制造半导体器件的方法，其中，通过远程等离子体方法获得所述氮自由基。
12.根据权利要求10所述的制造半导体器件的方法，
其中，形成所述下电极膜包括：
制造所述下电极膜，使得所述下电极膜仅留在所述凹部的底部上方和侧壁上方；以及
在制造所述下电极膜之后，使所述氮自由基接触所述下电极膜。
CN2011100210148A 2010-01-14 2011-01-13 半导体器件以及半导体器件的制造方法 Pending CN102148228A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010005780A JP2011146507A (ja) 2010-01-14 2010-01-14 半導体装置および半導体装置の製造方法
JP2010-005780 2010-01-14

Publications (1)

Publication Number Publication Date
CN102148228A true CN102148228A (zh) 2011-08-10

Family

ID=44257895

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100210148A Pending CN102148228A (zh) 2010-01-14 2011-01-13 半导体器件以及半导体器件的制造方法

Country Status (4)

Country Link
US (2) US9142609B2 (zh)
JP (1) JP2011146507A (zh)
CN (1) CN102148228A (zh)
TW (1) TWI538103B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104551A (ja) * 2010-11-08 2012-05-31 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2013021012A (ja) * 2011-07-07 2013-01-31 Renesas Electronics Corp 半導体装置の製造方法
KR20130078965A (ko) * 2012-01-02 2013-07-10 에스케이하이닉스 주식회사 다성분계 유전막 형성 방법 및 반도체장치 제조 방법
US9177826B2 (en) * 2012-02-02 2015-11-03 Globalfoundries Inc. Methods of forming metal nitride materials
KR102253595B1 (ko) * 2015-01-06 2021-05-20 삼성전자주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145855A1 (en) * 2000-10-12 2004-07-29 Block Bruce A. On-chip decoupling capacitor and method of making same
US20050104112A1 (en) * 2002-12-03 2005-05-19 Suvi Haukka Method of depositing barrier layer from metal gates
US20060124983A1 (en) * 2003-10-22 2006-06-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20070131997A1 (en) * 2005-12-08 2007-06-14 Takashi Ohtsuka Semiconductor device and method for fabricating the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4895765A (en) 1985-09-30 1990-01-23 Union Carbide Corporation Titanium nitride and zirconium nitride coating compositions, coated articles and methods of manufacture
US4839245A (en) * 1985-09-30 1989-06-13 Union Carbide Corporation Zirconium nitride coated article and method for making same
US5178911A (en) * 1989-11-30 1993-01-12 The President And Fellows Of Harvard College Process for chemical vapor deposition of main group metal nitrides
CA2041730C (en) 1991-05-02 2001-08-21 Luc Ouellet Stabilization of the interface between aluminum and titanium nitride
JP3280803B2 (ja) * 1994-08-18 2002-05-13 沖電気工業株式会社 半導体装置及びその製造方法
US5965942A (en) * 1994-09-28 1999-10-12 Sharp Kabushiki Kaisha Semiconductor memory device with amorphous diffusion barrier between capacitor and plug
KR100385946B1 (ko) * 1999-12-08 2003-06-02 삼성전자주식회사 원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을장벽금속층, 커패시터의 상부전극, 또는 하부전극으로구비한 반도체 소자
KR100282487B1 (ko) * 1998-10-19 2001-02-15 윤종용 고유전 다층막을 이용한 셀 캐패시터 및 그 제조 방법
US6387748B1 (en) * 1999-02-16 2002-05-14 Micron Technology, Inc. Semiconductor circuit constructions, capacitor constructions, and methods of forming semiconductor circuit constructions and capacitor constructions
US6445023B1 (en) * 1999-03-16 2002-09-03 Micron Technology, Inc. Mixed metal nitride and boride barrier layers
US6818500B2 (en) * 2002-05-03 2004-11-16 Micron Technology, Inc. Method of making a memory cell capacitor with Ta2O5 dielectric
JP2004047633A (ja) 2002-07-10 2004-02-12 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2004277772A (ja) 2003-03-13 2004-10-07 Tokyo Electron Ltd 処理装置
JP4221526B2 (ja) 2003-03-26 2009-02-12 キヤノンアネルバ株式会社 金属酸化物を基板表面上に形成する成膜方法
JP4916092B2 (ja) * 2004-02-26 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7329576B2 (en) 2004-09-02 2008-02-12 Micron Technology, Inc. Double-sided container capacitors using a sacrificial layer
US20090309187A1 (en) * 2005-08-24 2009-12-17 Jae-Hyoung Choi Semiconductor Device and Method of Fabricating the Same
JP2007266474A (ja) * 2006-03-29 2007-10-11 Hitachi Ltd 半導体記憶装置
JP2007266526A (ja) * 2006-03-30 2007-10-11 Fujitsu Ltd 半導体装置の製造方法
JP2007311610A (ja) * 2006-05-19 2007-11-29 Elpida Memory Inc 半導体装置、及び、その製造方法
JP2007329286A (ja) * 2006-06-07 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置、およびその製造方法
WO2009119803A1 (ja) * 2008-03-28 2009-10-01 日本電気株式会社 キャパシタとそれを有する半導体装置並びにそれらの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145855A1 (en) * 2000-10-12 2004-07-29 Block Bruce A. On-chip decoupling capacitor and method of making same
US20050104112A1 (en) * 2002-12-03 2005-05-19 Suvi Haukka Method of depositing barrier layer from metal gates
US20060124983A1 (en) * 2003-10-22 2006-06-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20070131997A1 (en) * 2005-12-08 2007-06-14 Takashi Ohtsuka Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
TW201140755A (en) 2011-11-16
US9379178B2 (en) 2016-06-28
TWI538103B (zh) 2016-06-11
US9142609B2 (en) 2015-09-22
US20110169132A1 (en) 2011-07-14
US20150372074A1 (en) 2015-12-24
JP2011146507A (ja) 2011-07-28

Similar Documents

Publication Publication Date Title
JP5587716B2 (ja) 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法
JP3863391B2 (ja) 半導体装置
KR100403611B1 (ko) 금속-절연체-금속 구조의 커패시터 및 그 제조방법
KR101123433B1 (ko) 고 유전률을 갖는 구조물을 형성하는 방법 및 고 유전률을 갖는 구조물
US8574983B2 (en) Method for fabricating a DRAM capacitor having increased thermal and chemical stability
US8542523B2 (en) Method for fabricating a DRAM capacitor having increased thermal and chemical stability
US6396099B2 (en) Non-volatile memory device and manufacturing method thereof
US9887083B2 (en) Methods of forming capacitors
US8420208B2 (en) High-k dielectric material and methods of forming the high-k dielectric material
WO2013070439A1 (en) Top electrode templating for dram capacitor
US8569819B1 (en) Doped electrodes for DRAM applications
US9379178B2 (en) Manufacturing method of semiconductor device comprising a capacitor element
JP2002164516A (ja) 半導体装置およびその製造方法
JP2012146915A (ja) 半導体装置及びその製造方法
TW200425470A (en) Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same
US8652927B2 (en) Integration of non-noble DRAM electrode
JP3957732B2 (ja) 半導体装置の製造方法
JP4303709B2 (ja) 半導体装置の製造方法
US20100330758A1 (en) Method of manufacturing semiconductor device
JP2014239255A (ja) 半導体装置および半導体装置の製造方法
CN115988957A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110810