CN102132397A - 具有隔离沟槽衬垫的半导体器件及相关制造方法 - Google Patents
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Abstract
提供一种制造半导体器件结构(300)的方法，其中在产生的半导体器件结构(300)中减小了宽度效应。该方法涉及提供具有半导体材料(202)的衬底(200)，用基本上抑制高k材料在上面形成的衬垫材料(214)衬垫该隔离沟槽(212)。然后用绝缘材料填充(218)被衬垫的沟槽(216)。然后，在该绝缘材料(218)的至少一部分上方和该半导体材料(202)的至少一部分上方形成高k栅材料(232)层。该衬垫材料(214)分开高k栅材料(232)层，这防止了氧在该半导体材料(202)的有源区域上方的迁移。
Description
技术领域
本文所述主题的实施方式大体涉及半导体器件。特别是，本主题的实施方式涉及在金属氧化物半导体晶体管之间使用隔离区。
背景技术
大多数现代集成电路(IC)是使用多个互连的场效应晶体管(FET)实现的，FET可实现为金属氧化物半导体场效应晶体管(MOSFET或MOS晶体管)。MOS晶体管可以实现为P型器件(即，PMOS晶体管)或N型器件(即，N型晶体管)。而且，半导体器件可既包括PMOS晶体管又包括NMOS晶体管，而这种装置通常被称为互补MOS或CMOS器件。MOS晶体管包括在半导体衬底的上方形成的栅电极(gate electrode)作为控制电极，以及在半导体衬底内形成的源区(source region)和漏区(drain region)，电流可在两区之间流动。该源区和漏区通常通过在该源区和漏区上形成的相应的导电接点(conductive contact)访问。施加到栅电极、源接点和漏接点的偏压控制电流在该栅电极下方、源区和漏区之间、在该半导体衬底中的沟道的流动。隔离层(insulating layer)中形成的导电金属互连(plug)通常被用于将偏压传递到门、源和漏接点。
图1是使用传统方法制造的CMOS晶体管器件结构100的简图。图1的上部(图1A)代表器件结构100的俯视图，而图1的下部(图1B)代表器件结构100从图1上部的线1B-1B观看的剖面图。器件结构100包括半导体材料的N型有源区102、半导体材料的P型有源区104、围绕并隔开N型区102和P型区104的浅沟槽隔离(shallow trenchisolation，STI)以及覆盖N型区102、P型区104和STI106的栅结构108。器件结构100形成在绝缘体硅(silicon-on-insulator，SOI)衬底上方，该SOI衬底具有物理支撑衬底110和在支撑衬底110上的绝缘材料112(通常是掩埋氧化物)。栅结构108包括栅绝缘体层114，门绝缘体层114由具有相对较高的介电常数的介电材料(即，高-k材料)形成。栅结构108还包括覆盖栅绝缘体层114的栅金属层116和覆盖栅金属层116的多晶硅层118。
图2是器件结构100的区域120的详细视图(此区域120在图1中被虚线圆围绕)。图2显示了断面(divot)122，它是作为带来器件结构100的形成的一个或更多工艺步骤的结果而形成的。栅绝缘层114、栅金属层116和多晶硅118在形成时通常沿着断面122的轮廓。图2中的箭头表示氧从STI 106释放到栅绝缘体层114中。氧穿过高k栅绝缘体层114中并在P型区域104上方的扩散导致“宽度效应(widtheffect)”，这可能降低器件性能。尽管图2中未示，氧还扩散到相邻的N型区域上方(其位于图2中所示的STI 106的部分的右侧)中，具有较短沟道区域长度的器件对宽度效应更敏感。
可以使用许多已知技术减少宽度效应。一种已知的减少宽度效应的手段将硅添加到该高k材料中。然而，这增加了电介质沉积的控制问题，并对尺度(scaling)有负面影响。另一种已知的减少宽度效应的手段使用高k材料的氮化(nitridation)。然而，过量的氮化会降低器件性能并有可能对该器件的阈值电压带来负面影响。又一种手段利用去氧金属(oxygen scavenging metal)形成该金属栅层。不幸的是，去氧金属有内在的控制问题，会导致该工艺中过多的变异性。宽度效应还可以通过努力减小下面的STI材料和高k栅材料之间的重叠量而解决。这种技术需要更多的掩模层，而且这种技术可能违反特定制造工艺节点所要求的现有控制和规则。一种附加的手段在沉积高k材料之前用氮扩散阻挡(nitride diffusion barrier)封闭该STI材料。这种手段未经证实，并且它对隔离模块带来很高的工艺复杂度并为后续工艺模块带来很大的变异性。
发明内容
提供一种制造半导体器件结构的方法。该方法开始于提供具有半导体材料的衬底。在该半导体材料中形成隔离沟槽，且用基本上抑制高k材料在上面形成的衬垫材料衬垫该隔离沟槽。用绝缘材料填充该衬垫后的沟槽，并在该绝缘材料上方形成高k栅材料层。该高k栅材料层是如此形成以使得其覆盖该绝缘材料的至少一部分和该半导体材料的至少一部分，并使的该高k栅材料层由该衬垫材料分开。
还提供一种半导体器件。该半导体器件包括具有限定于其中的有源晶体管区域的半导体材料层、在毗邻于该有源晶体管区域的半导体材料层中形成的隔离沟槽、在该衬垫后的沟槽中的绝缘材料以及覆盖该绝缘材料的至少一部分并覆盖该有源晶体管区域的至少一部分的高k栅材料层。该高k栅材料层由该沟槽衬垫分开。
还提供一种半导体器件结构的浅沟槽隔离方法。此方法开始于提供具有半导体材料层、覆盖该半导体材料层的垫片氧化物层以及覆盖该垫片氧化物层的垫片氮化物层的半导体衬底。然后该方法通过选择性除去该垫片氮化物层的一部分、该垫片氧化物层的一部分和该半导体材料层的一部分而形成隔离沟槽。衬垫材料被沉积在该隔离沟槽中和该垫片氮化物层的暴露部分上。另外，绝缘材料被沉积在该衬垫材料上从而该绝缘材料填充该隔离沟槽。
提供本发明内容是为了以简化的形式介绍概念的选择，下面在具体实施方式部分会进一步描述。本发明内容不是为了确定所要求保护的主题的关键特征或必要特征，也不是为了用于协助确定所要求保护的主题的范围。
附图说明
结合以下附图，参考具体实施方式和权利要求，可以得到对本主题的更完整的理解，在各图中类似的参考标号指示类似的元素。
图1是使用传统技术制造的CMOS晶体管器件结构的简图；
图2是图1中显示的CMOS晶体管器件结构的一个区域的详细视图；
图3-12是描绘半导体器件结构的制造的剖面视图；以及
图13是根据图3-12中描述的工艺制造的半导体器件结构的剖面视图。
具体实施方式
以下具体实施方式在本质上是示意性的，不是为了限制本主题的实施方式或这些实施方式的应用或使用。本文使用的词语“示例性”意味着“充当示例、实例或示意”。本文描述为“示例性”的任何实现不必然被解释为相对其它实现是优选的或更好的。而且，不受在前面的技术领域、背景技术、发明内容或下面的具体实施方式中介绍的任何明示或暗示的理论的限制。
为了简明，本文不详细描述有关半导体器件制造的传统方法。而且，本文描述的各种任务和工艺步骤可以合并到更全面的流程或工艺中，该流程或工艺具有本文没有详细描述的更多的步骤或功能。尤其是，基于半导体的晶体管的制造中的各步骤是大家所熟知的，因此，为了简明，本文只是简单地提到或者完全省略了许多传统的步骤，而没有提供众所周知的工艺细节。
本文所述的科技和技术可被用于制造MOS晶体管器件，包括NMOS晶体管器件、PMOS晶体管器件和CMOS晶体管器件。尽管术语“MOS器件”本身指的是具有金属栅电极和氧化物栅绝缘体的器件，然而此术语在本文全文中用于指示任何的半导体器件，其中该半导体器件包括位于栅绝缘体(无论是氧化物还是其它绝缘体)上方的导电栅电极(无论是金属的还是其它导电材料的)，该栅绝缘体又位于半导体衬底上方。
本文描述的制造工艺可用于制造具有高k栅绝缘体和覆盖该高k栅绝缘体的金属栅的半导体器件。尤其是，根据本工艺制造的半导体器件包括STI衬垫(liner)，该STI衬垫充当STI氧化物材料和高k栅绝缘体之间的氧迁移阻挡。该STI衬垫消除(或显著减小)氧向覆盖该有源晶体管区域的那部分高k栅绝缘体中的扩散，从而最小化被称为宽度效应的现象的影响。如同下面更详细地描述的，该STI衬垫材料是如此选择的，即该高k材料不在该STI衬垫材料上成核(nucleate)，这使得该STI衬垫将该高k栅绝缘体隔成第一部分(位于该STI材料上方)和第二部分(位于该有源晶体管区域上方)。
现在参考图3，半导体器件结构的制造开始于提供具有半导体材料层202的适当的半导体衬底200。这种制造工艺代表适于与半导体器件(比如CMOS晶体管器件)一起使用的沟槽隔离法的一种实现。对于此实施方式，半导体衬底200被实现为一种绝缘体硅(SOI)衬底，其中半导体材料202被置于绝缘体材料层204上，绝缘体材料层204又由载体层206支撑。更具体地说，半导体材料202是硅材料，而绝缘体材料204是掩埋氧化物层。本文使用的术语“硅材料”涵盖通常用于半导体工业的大致单晶和相对纯净的硅材料。半导体材料202开始可以是N型或P型硅(但通常是P型)，而半导体材料202随后以适当方式掺杂以形成有源区(active region)。对于这种实施方式，绝缘体材料204被实现为氧化硅(SiO2)层。在替代实施方式中，半导体器件结构可以在体硅衬底(bulk silicon substrate)而不是SOI衬底上形成。
图3描绘了在半导体材料202上形成垫片氧化物层(pad oxidelayer)208，以及在垫片氧化物层208上形成垫片氮化物层210之后的半导体衬底200。所产生的结构包括覆盖半导体材料202的垫片氧化物层208，以及具有覆盖垫片氧化物层208的垫片氮化物层210。传统工艺步骤可用于达到图3中所示的结构。例如，使用适当的化学气相沉积(CVD)将垫片氧化物层208生长到期望的厚度，然后将垫片氮化物层210沉积在垫片氧化物层208上方。
然后以适当方式处理半导体衬底200以在半导体材料202中形成适当大小的隔离沟槽212(图4)。如图4所示，隔离沟槽212可以通过选择性地除去垫片氮化物层210的一部分、垫片氧化物层208的一部分、半导体材料202的一部分而形成。对于这种SOI实现，隔离沟槽212的形成还涉及选择性地除去在半导体材料202下方的绝缘体材料204的一部分。图4描绘了在完成许多已知工艺步骤(包括光刻、掩模和蚀刻步骤)之后，半导体衬底200的状态。注意，隔离沟槽212延伸到绝缘体材料204中以提供在隔离沟槽212任一侧上的半导体材料202的各部分之间的充分隔离。
尽管其它的制造步骤或子工艺可以在图4中描绘的工艺中的步骤之后执行，然而本示例通过用适当的衬垫材料214衬垫(line)隔离沟槽212而继续。衬垫材料214可用任何合适的技术(比如CVD、低压CVD(LPCVD)或等离子增强CVD(PECVD))被沉积在隔离沟槽212中和垫片氮化物层210的任何暴露部分上。尽管优选实施方式利用CVD材料，然而在替代实施方式中衬垫材料214可以是热生长材料(thermally grown material)。注意，衬垫材料214是基本上禁止高k材料在其上形成的材料。换句话说，衬垫材料214的成分使得高k材料(高k材料的沉积是高度表面选择性的)不在衬垫材料214的暴露表面上成核。在实践中，衬垫材料214是介电材料，比如氮化物，优选为氮化硅，而形成的衬垫材料214的典型厚度为约20-100埃(Angstrom)。
如图5中所示，衬垫材料214在半导体衬底200中形成衬垫沟槽(lined trench)216。尽管在衬垫隔离沟槽212之后可以执行其它制造步骤或子工艺，然而本示例通过用合适的绝缘材料(在本文被称为STI材料218)至少部分填充沟槽216而继续(图6)。在实践中，介电STI材料218充满衬垫沟槽216并且还使用例如合适的沉积技术(比如CVD)在衬垫材料214的其他部分(即，覆盖垫片氮化物层210的部分)上方形成。在某些实施方式中，STI材料218是氧化物材料，比如使用正硅酸乙酯(TEOS)作为硅源沉积的二氧化硅(通常称为TEOS氧化物)。作为另一示例，硅烷是非常常见的用作硅源的前体，且产生的STI材料218通常被称为高密度等离子体(HDP)氧化物。
在图6中描绘的工艺阶段，STI材料218在半导体衬底200上产生被填充的隔离沟槽220。然后，使用例如化学机械抛光(CMP)工具对STI材料218抛光。STI材料218被优选地抛光到大约对应于覆盖垫片氮化物层210的衬垫材料214的高度。在实践中，氮化物衬垫材料214可充当CMP停止层，从而STI材料218的顶部基本上与衬垫材料214的暴露表面连续。图7描绘了在STI材料218已被抛光或平整化到所需高度后半导体衬底200的状况。
尽管在抛光STI材料218之后可执行其它制造步骤或子工艺，然而本示例通过除去垫片氮化物层210和衬垫材料214的一部分，同时将STI材料218基本上保持原样而继续(图8)。可使用对氮化物有选择性的技术(例如，热磷酸剥离)除去该氮化物和衬垫材料。如图8中所示，控制这个步骤以使得垫片氮化物层210被完全除去并使得衬垫材料214的暴露的上边框222保留。再次参考图1中的俯视图，上边框222大致对应于由区域102或区域104的轮廓限定的边界。这个剥离步骤的选择性特质确保了STI材料218和垫片氧化物层208不被除去。相应地，STI材料218下方的那部分衬垫材料214被保护。
在图8所示的步骤完成之后可以执行许多处理步骤或子步骤。例如，图9描绘了在形成栅层叠(gate stack)之前所需的进一步处理之后半导体衬底200的状态。这种进一步的工艺步骤可包括但不限于：除去垫片氧化物层208；形成取代替换垫片氧化物层208的牺牲氧化物(sacrificial oxide)层224；在适当的位置用牺牲氧化物224形成阱注入；以及湿法蚀刻。这些工艺步骤凹陷STI材料218的高度，但是衬垫材料214基本上保持原样。而且，STI材料218可经受各向同性氧化物蚀刻剂，带来在STI材料218的侧面上形成的断面226。重要的是，在半导体衬底200达到图9中所示的状态后，衬垫材料214的上边框222保持不被覆盖和暴露。
牺牲氧化物224(其可在上述湿法蚀刻过程中被除去)被取代并形成界面绝缘体层(interfacial insulator layer)228(图10)。界面绝缘体层228优选是由氧化物材料形成的。图10是半导体衬底的区域230的详细视图(这一区域230由图9中的虚线圆围绕)。为了便于示意，图10中的比例被放大了。而且，尽管在图示实施方式中上边框222的高度对应于界面绝缘体层228的高度，然而衬垫材料214可伸出界面绝缘体层228的高度以上，或可以与半导体材料202的高度齐平以及与STI材料218的高度齐平。
尽管在形成界面绝缘体层228之后可以执行其它制造步骤或子工艺，然而本示例通过形成覆盖半导体材料202的至少一部分并覆盖STI材料218的至少一部分的高k栅材料层232而继续。在实践中，高k栅材料可以使用任何合适的技术沉积，比如原子层沉积(ALD)或原子层化学气相沉积(ALCVD)，这能够带来在界面绝缘体层228上和STI材料218上的高k材料的选择性沉积，同时对衬垫材料214上带来很少的或根本没有沉积。ALD和ALCVD是对表面非常敏感的工艺，因为高k材料将被沉积于其上的暴露表面必须具有某些材料性质(例如，化学键和分子结构)，否则，该高k材料不会成核。在实践中，高k栅材料232可以是相对于二氧化硅具有高介电常数的任何材料，且这种高k材料是半导体工业中熟知的。根据该实施方式，高k栅材料232可以是而不限于：HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、HfTiOx、ZrTiOx、ZrSiOx、ZrSiON、HfLaOx、ZrLaOx、LaAlOx、La2O3、HfAlOx、ZrAlOx、Al2O3、Y2O3、MgO、DyO、TiO2、Ta2O5或类似材料。高k栅材料232优选地被沉积到约14-22埃的厚度。
如同前面提到的，衬垫材料214被选择基本上抑制高k材料在上面成核，且这种性质使得暴露的上边框222保持没有高k栅材料232(为了所有实际目的)。注意，高k栅材料232层由衬垫材料214分开，而衬垫材料214在高k栅材料232层中产生中断。在图示实施方式中，覆盖界面绝缘体层228的那部分高k材料在覆盖上边框222之前终止，而覆盖STI材料218的那部分高k材料沿着断面226的轮廓并在衬垫材料214的侧壁处或侧壁附近终止。
尽管在沉积高k栅材料232之后可以执行其它制造步骤或子工艺，然而本示例通过以传统方式完成该栅层叠而继续。有关于此，金属栅层234在高k栅材料232上方并在衬垫材料214的暴露部分的上方形成(图11)，然后，多晶硅栅层236在金属栅层234上方形成(图12)。与高k栅材料232不同，金属栅层234能够并且正是在衬垫材料214的暴露表面上形成。相应地，金属栅层234通常沿着高k栅材料232和断面226附近的衬垫材料214的轮廓。而且，多晶硅栅层236被沉积到所需的厚度从而它充满断面226，如图12中所示。
图12中的箭头表示氧从STI材料218释放到高k栅材料232中。与图2中所示的传统器件结构不同，氧不会迁移或扩散到覆盖半导体材料202的那部分高k栅材料232中。换句话说，衬垫材料214阻挡氧从覆盖STI材料218的那部分高k栅材料232迁移。因而，衬垫材料214可被用于减小宽度效应，否则宽度效应会降低器件性能(如同上面解释的)。应当理解，即使高k栅材料232的非常薄的层在衬垫材料214上形成，氧的迁移会基本上被阻止，因此，会获得相同的益处。
在图12中描绘的制造工艺中的阶段后，可执行许多已知的工艺步骤以完成该器件结构的制造。而且，本文所述的工艺技术可与“先栅(gate first)”或与“后栅”工艺一起使用(其用不同的金属材料代替多晶硅栅层236)。
图13是根据图3-12中描绘的工艺制造的半导体器件300的剖面视图。半导体器件300大多数特征和特性类似于或等同于上面参考图3-12描绘的那些，且这种共同的特征和特性在此处不再赘述。半导体器件300的此实施方式形成在具有支撑层304和覆盖支撑层304的掩埋氧化物层306的SOI衬底302上。覆盖掩埋氧化物层306的半导体材料层具有限定于其中的有源晶体管区域；图13描绘了N型有源晶体管区域308和P型有源晶体管区域310。
有源晶体管区域308和310由相邻的隔离沟槽312分开，隔离沟槽312形成于半导体材料层中和掩埋氧化物层306中。隔离沟槽312被衬垫有沟槽衬垫314(例如，氮化物材料)，而绝缘材料(比如STI氧化物316)位于该衬垫的沟槽中。半导体器件300还包括覆盖STI氧化物316的至少一部分和覆盖有源晶体管区域308和310的至少一部分的高k栅材料层318。重要的是，注意，高k栅材料层318被沟槽衬垫314分开，因为如同上面所述的，该高k栅材料318不能在沟槽衬垫314的上边框上成核。为了简明和便于示意，图13中没有显示高k栅材料318和有源晶体管区域308和310之间的界面氧化物层(参见图12)和STI氧化物316任一边上的断面。
半导体器件300还包括覆盖高k栅材料318和覆盖沟槽衬垫314的上边框的金属栅层320。另外，半导体器件300包括覆盖金属栅层320的多晶硅栅层322。高k栅材料318、金属栅层320和多晶硅栅层322的结合可被称为栅层叠或栅结构。该栅层叠以传统方式与有源晶体管区域308和310协作以形成NMOS和PMOS晶体管器件。
作为禁止高k材料成核的沟槽衬垫的替代，半导体器件可使用以仍然减少该宽度效应的替代方式形成的高k材料层。更具体地说，该高k材料可以使用恰当控制的等离子体气相淀积(PVD)技术。该PVD工艺会在该界面氧化物的暴露表面上方和该STI氧化物的暴露表面上方自然形成该高k材料。然而，由于PVD工艺的方向特性，在断面的竖直侧壁(参看图2)上形成的高k材料的量将明显少于在其它地方形成的高k材料的量。因而，高k材料在该断面的这个侧壁上的非常薄的层会阻止氧从该STI氧化物一侧到覆盖该有源晶体管区域的一侧的迁移。
尽管上面的具体实施方式介绍了至少一个示例性实施方式，然而应当理解，存在许许多多的变形。还应理解，本文所述的一个或多个示例性实施方式不是为了以任何方式限制所要求保护的主题的范围、适用性或结构。相反地，上述的具体实施方式将为本领域的技术人员提供实现所述一个或多个诉讼法的方便的路线图。应当理解，在各元素的功能和排列上可以进行任何改变而不违背该权利要求所限定的范围，包括在提出本专利申请时已知的等同和可预见的等同。
Claims (20)
1.一种制造半导体器件结构(300)的方法，该方法包含：
提供具有半导体材料(202)的衬底(200)；
在所述半导体材料(202)中形成隔离沟槽(212)；
用基本上抑制高k材料在上面形成的衬垫材料(214)衬垫所述隔离沟槽(212)，产生衬垫后的沟槽(216)；
用绝缘材料(218)至少部分填充所述衬垫后的沟槽(216)；以及
形成覆盖所述绝缘材料(218)的至少一部分和覆盖所述半导体材料(202)的至少一部分的高k栅材料(232)层，从而所述高k栅材料(232)层被所述衬垫材料(214)分开。
2.根据权利要求1所述的方法，其中：
至少部分填充所述衬垫的沟槽(216)带来被填充的隔离沟槽(220)和所述衬垫材料(214)的暴露的边框(222)；以及
形成所述高k栅材料(232)层包含在所述填充的隔离沟槽(220)上方沉积所述高k栅材料(232)从而所述衬垫材料(214)的所述暴露的边框(222)保持基本上没有所述高k栅材料(232)。
3.根据权利要求2所述的方法，进一步包含形成在所述高k栅材料(232)上方和所述衬垫材料(214)上方形成金属栅层(234)。
4.根据权利要求3所述的方法，进一步包含在所述金属栅层(234)上方形成多晶硅栅层(236)。
5.根据权利要求1所述的方法，其中衬垫所述隔离沟槽(212)包含用氮化物材料衬垫所述隔离沟槽(212)。
6.根据权利要求1所述的方法，其中至少部分填充所述衬垫后的沟槽(216)包含使用氧化物材料至少部分填充所述衬垫后的沟槽(216)。
7.一种半导体器件(300)，包含：
具有限定于其中的有源晶体管区域(308，310)的半导体材料(202)层；
在毗邻所述有源晶体管区域(308，310)的所述半导体材料(202)层中形成的隔离沟槽(212)；
衬垫所述隔离沟槽(212)的沟槽衬垫(214)，其中所述隔离沟槽(212)和所述沟槽衬垫(214)一起形成衬垫后的沟槽(216)；
在所述衬垫后的沟槽(216)内的绝缘材料(218)；以及
覆盖所述绝缘材料(218)的至少一部分和覆盖所述有源晶体管区域(308，310)的至少一部分的高k栅材料(232)层，所述高k栅材料(232)层被所述沟槽衬垫(214)分开。
8.根据权利要求7所述的半导体器件(300)，其中：
所述沟槽衬垫(214)包含基本上抑制高k材料在上面成核的材料；以及
所述高k栅材料(232)层是通过在所述绝缘材料(218)上方和所述有源晶体管区域(308，310)上方的沉积形成的。
9.根据权利要求7所述的半导体器件(300)，其中所述沟槽衬垫(214)在覆盖所述绝缘材料(218)的所述部分的所述高k栅材料(232)和覆盖所述有源晶体管区域(308，310)的所述部分的所述高k栅材料(232)之间形成氧阻挡。
10.根据权利要求7所述的半导体器件(300)，其中：
所述沟槽衬垫(214)包括上边框(222)；以及
所述上边框(222)基本上没有所述高k栅材料(232)。
11.根据权利要求7所述的半导体器件(300)，进一步包含：
覆盖所述高k栅材料(232)和覆盖所述沟槽衬垫(214)的金属栅层(234)；以及
覆盖所述金属栅层(234)的多晶硅栅层(236)。
12.根据权利要求7所述的半导体器件(300)，其中所述沟槽衬垫(214)是由氮化物材料形成的。
13.根据权利要求7所述的半导体器件(300)，其中所述绝缘材料(218)是氧化物材料。
14.一种用于半导体器件结构(300)的浅沟槽隔离法，所述方法包含：
提供具有半导体材料(202)层、覆盖所述半导体材料(202)层的垫片氧化物层(208)以及覆盖所述垫片氧化物层(208)的垫片氮化物层(210)的半导体衬底(200)；
通过选择性地除去所述垫片氮化物层(210)的一部分、所述垫片氧化物层(208)的一部分和所述半导体材料(202)层的一部分，在所述半导体衬底(200)中形成隔离沟槽(212)；
在所述隔离沟槽(212)中和所述垫片氮化物层(210)的暴露部分上沉积衬垫材料(214)，其中所述衬垫材料(214)基本上抑制高k材料在上面成核；以及
在所述衬垫材料(214)上方沉积绝缘材料(218)从而所述绝缘材料(218)填充所述隔离沟槽(212)。
15.根据权利要求14所述的方法，进一步包含将所述绝缘材料(218)抛光到大致对应于覆盖所述垫片氮化物层(210)的所述衬垫材料(214)的高度。
16.根据权利要求15所述的方法，进一步包含除去所述垫片氮化物层(210)和所述衬垫材料(214)的一部分，而所述绝缘材料(218)基本上保持原样。
17.根据权利要求16所述的方法，其中所述除去步骤形成所述衬垫材料(214)的暴露的上边框(222)。
18.根据权利要求17所述的方法，进一步包含在所述绝缘材料(218)上方沉积高k栅材料(232)，其中所述衬垫材料(214)的所述暴露的上边框(222)保持没有所述高k栅材料(232)。
19.根据权利要求18所述的方法，其中所述衬垫材料(214)阻挡氧从所述高k栅材料(232)的迁移。
20.根据权利要求18所述的方法，进一步包含：
在所述高k栅材料(232)上方和所述衬垫材料(214)上方形成金属栅层(234)；以及
在所述金属栅层(234)上方形成多晶硅栅层(236)。
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