CN102129983A - 蚀刻方法及蚀刻处理装置 - Google Patents

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Abstract

本发明提供一种适用于以抗蚀剂膜作为掩模的反射防止膜的蚀刻处理的蚀刻方法和蚀刻处理装置。该蚀刻方法的特征在于，包括：在被蚀刻层上形成反射防止膜(Si-ARC膜)的工序；在上述反射防止膜上形成图案化了的抗蚀剂膜(ArF抗蚀剂膜)的工序；以上述抗蚀剂膜为掩模、使用含有CF4气体、COS气体和O2气体的蚀刻气体对上述反射防止膜进行蚀刻处理、从而在上述反射防止膜上形成期望的图案的工序。

Description

蚀刻方法及蚀刻处理装置
技术领域
本发明涉及一种蚀刻方法及蚀刻处理装置。特别是涉及以由抗蚀剂膜制成的图案为掩模来进行蚀刻的技术。
背景技术
在半导体制造工序中的形成期望图案的掩模工序中，在抗蚀剂对象膜上覆盖感光膜之后，利用曝光和显影来形成图案。此时，为了防止曝光过程中的反射，在抗蚀剂对象膜之上且感光膜之下形成有反射防止膜AR C(Anti Reflection Coating Layer)。反射防止膜存在有机反射防止膜、无机反射防止膜。例如，在专利文献1、2中公开有一边利用有机反射防止膜抑制反射、一边利用期望的蚀刻气体在反射防止膜上形成图案的方法。
但是，终究有机反射防止膜和无机反射防止膜的膜质不同。因此，适合反射防止膜的蚀刻气体也不同。因此，即使将上述专利文献1、2所公开的有机反射防止膜的蚀刻气体转用到无机反射防止膜的蚀刻处理中，也难以实现良好的蚀刻效果。
专利文献1：日本特开2009-152586号公报
专利文献2：国际公开WO 98/32162号单行本小册子
对于无机反射防止膜、特别是含硅无机反射防止膜(以下也称作Si-ARC膜)而言，以往是以ArF抗蚀剂膜为掩模，以四氟化碳(CF4)气体和氧气(O2)的混合气体为蚀刻气体，对Si-ARC膜进行蚀刻。但是，利用该混合气体所进行的蚀刻中会存在如下问题：ArF抗蚀剂膜和Si-ARC膜的选择比不好，ArF抗蚀剂膜的减少量大，而影响后继工序。另外，图案的线宽不均匀，而产生了图案变形的LWR(Line Width Roughness)、图案的边缘变形的LER(Line Edge Roughness)的问题。
发明内容
鉴于上述的课题，本发明目的在于提供一种蚀刻方法和蚀刻处理装置，其适用于以抗蚀剂膜作为掩模的反射防止膜的蚀刻处理。
为了解决上述课题，根据本发明的一技术方案，提供了一种蚀刻方法，其特征在于，该蚀刻方法包括：在被蚀刻层上形成反射防止膜的工序；在上述反射防止膜上形成图案化了的抗蚀剂膜的工序；以上述抗蚀剂膜为掩模、使用含有CF4气体、COS气体和O2气体的蚀刻气体对上述反射防止膜进行蚀刻处理、从而在上述反射防止膜上形成期望的图案的工序。
由此，以抗蚀剂膜为掩模、使用含有CF4气体、COS气体和O2气体的蚀刻气体对反射防止膜进行蚀刻处理。在CF4气体、COS气体和O2气体的混合气体中，CF4气体主要用于蚀刻反射防止膜，COS气体主要用于对该蚀刻的蚀刻面的覆盖(沉积)，O2气体主要用于降低COS气体的覆盖(沉积)。由上述可知，在CF4气体、COS气体和O2气体中，一边利用CF4气体蚀刻反射防止膜，一边调节COS气体的覆盖同O2气体对上述覆盖的抑制之间的平衡，从而能够提高抗蚀剂膜和反射防止膜之间的选择比，谋求改善反射防止膜的LWR。
上述抗蚀剂膜可以是ArF抗蚀剂膜。
上述反射防止膜可以含有硅。
上述蚀刻气体中所包含的COS气体的流量的上限值可以为50sccm。
上述蚀刻气体中所包含的CF4气体的流量可以在50～300sccm的范围内。
上述蚀刻气体中所包含的O2气体的流量的上限值可以为100sccm。
可以进行控制，使得上述蚀刻气体中所包含的COS气体的流量和O2气体的流量成正比例。
上述处理室内的压力可以在30～100mT的范围内。
而且，更优选上述处理室内的压力上限值为75mT。
另外，为了解决上述课题，根据本发明的另一技术方案提供一种蚀刻装置，其特征在于，该蚀刻装置包括：气体供给源，其用于向处理室内供给含有CF4气体、COS气体和O2气体的蚀刻气体；高频电源，其用于向上述处理室内供给期望的高频电力，利用高频电力由上述蚀刻气体产生等离子体，利用上述等离子体对形成有反射防止膜和图案化了的抗蚀剂膜的被处理体进行蚀刻处理，从而在上述反射防止膜上形成期望的图案。
如上所述，采用本发明，能够利用适用于以抗蚀剂膜为掩模的反射防止膜的蚀刻处理的蚀刻方法，提高抗蚀剂膜和反射防止膜之间的选择比，谋求改善反射防止膜的LWR。
附图说明
图1是本发明的一实施方式的Si-ARC膜的蚀刻工序图。
图2是进行上述实施方式的蚀刻工序的等离子处理装置的剖视图。
图3是表示上述实施方式的蚀刻工序的处理条件的表。
图4是表示在上述实施方式的蚀刻工序中在控制COS流量的情况下的掩模的残余状态的图。
图5是表示上述实施方式的蚀刻工序的COS流量控制同蚀刻速率、选择比等之间的关系的曲线图。
图6是表示在上述实施方式的蚀刻工序中在控制COS流量和压力的情况下的掩模的残余状态的图。
图7是表示上述实施方式的蚀刻工序的COS流量控制和压力控制同选择比、LWR等之间的关系的曲线图。
具体实施方式
以下参照附图详细说明本发明的实施方式。另外，在本说明书和附图中，对实质上具有同一功能结构的构成要素，通过标注同一附图标记而省略重复说明。
本发明的一实施方式的蚀刻方法适用于以ArF抗蚀剂膜为掩模的Si-ARC膜的蚀刻处理。图1是用于说明本实施方式的Si-ARC膜的蚀刻方法的层叠膜的剖视图。
如图1的上侧图所示，在作为被蚀刻层的有机膜10上形成有Si-ARC膜(含硅无机反射膜)。Si-ARC膜12用于防止感光膜在感光膜曝光工序时的反射。有机膜10为被蚀刻层的一例，被蚀刻层不限于此，例如也可以为绝缘膜或导电膜。被蚀刻层也可以为硅基板。
在Si-ARC膜12上形成有ArF抗蚀剂膜14。使用ArF曝光装置(lithography)在Si-ARC膜12上形成ArF抗蚀剂膜14。具体而言，在Si-ARC膜12上涂敷感光剂，之后透过写入有想要印相的图案的被称作掩模的遮光件，向上述涂敷了感光剂的Si-ARC膜12照射波长为193nm的ArF激光束来进行曝光。曝光后，通过化学性地腐蚀(蚀刻)感光部分，在ArF抗蚀剂膜14上形成期望的图案。由此，通过使用以ArF激光为曝光光源的ArF曝光装置来促进短波长化，能够实现电路的微细化。
其中，ArF抗蚀剂膜14为用于在Si-ARC膜上形成图案的抗蚀剂膜的一例，抗蚀剂膜不限定于ArF抗蚀剂膜。抗蚀剂膜也可以使用g线(436nm)、i线(365nm)、KrF(248nm)来形成。
图1的下侧图表示蚀刻工序。在本工序中，以由四氟化碳(CF4)气体、羰基硫(COS)气体和氧气(O2)构成的混合气体为蚀刻气体，对Si-ARC膜12进行蚀刻。ArF抗蚀剂膜14作为掩模发挥作用。蚀刻的结果，在Si-ARC膜12上形成期望的图案。
LWR/选择比
发明人利用实验证明了使用由CF4气体、COS气体和O2气体构成的混合气体能够提高Si-ARC膜12的LWR(Line Width Roughness)、ArF抗蚀剂膜14和Si-ARC膜12之间的选择比。
实验时，作为蚀刻处理装置使用了图2所示的平行平板型等离子处理装置。下面对该装置结构进行简单的说明。
蚀刻处理装置100具有处理室105。处理室105例如由铝等金属形成，处理室105接地。在处理室105的内部，上部电极110和下部电极115相对配设，由此，构成了一对平行平板电极。在上部电极110上贯通形成有多个气孔Op，而使上部电极110还作为簇射极板(shower plate)发挥作用。即，由气体供给源120供给来的CF4气体、COS气体和O2气体在处理室内的气体扩散空间S扩散后，自多个气孔Op导入处理室内。
下部电极115由支承台125支承。在下部电极115的载置台表面上载置晶圆W。在下部电极115(载置台)的内部埋设有加热器115a和未图示的冷却管，能够将晶圆W调整到规定的温度。下部电源115经由未图示的匹配器与高频电源130连接。利用自高频电源130输出的高频电场能来激发被导入处理室内的CF4气体、COS气体和O2气体的混合气体，由此在上部电极110和下部电极115之间的等离子体空间生成放电型的等离子体。这样，在生成的等离子体的作用下，在晶圆W上实施图1中的蚀刻处理。
在处理室105的底面上设有排气口135，通过驱动与排气口135连接的排气装置140，来使处理室105的内部保持为期望的真空状态。
在这样构成的蚀刻处理装置100中，对含有硅的Si-ARC膜12进行了蚀刻处理。能够使用的处理条件的范围如图3所示。具体而言，处理室105内的压力在30～100mT的范围内，优选值为50mT。
关于自气体供给源120供给来的各气体的流量，COS气体的流量在50sccm以下的范围内，优选值为30sccm。CF4气体的流量在50～300sccm的范围内，优选值为250sccm。O2气体的流量在100sccm以下的范围内，优选值为5sccm。
自高频电源130输出的电力在200～600W的范围内，优选值为400W。载置台内部的加热器115a的加热温度在10～60℃的范围内，优选值为30℃。
下面，先考察使COS气体流量可变地进行了蚀刻处理的实验结果和该实验时的蚀刻状态，接着考察使COS气体流量和压力都可变地进行了蚀刻处理的实验结果和该实验时的蚀刻状态。
COS气体的流量控制
首先，参照图4和图5说明COS气体的流量控制与蚀刻状态之间的关系。讲述此时的处理条件。蚀刻对象为Si-ARC膜，ArF抗蚀剂膜作为掩模而发挥作用。处理室内的压力为50mT，高频电力为400W，CF4气体的流量为250sccm，COS气体的流量可以在0～35sccm的范围内变化，O2气体的流量为5sccm。蚀刻时间为过度蚀刻时间的30％，实际上为图4所示的蚀刻时间。另外当COS气体为40sccm以上时，由COS气体引起的堆积物过多，因此没有测量。
不向上部电极110施加直流电压DCS。关于设于下部电极115的未图示的冷却管内压力，中心侧和边缘侧都是30T。关于处理室105的温度，上部电极110和处理室的侧面都是60℃，晶圆W的载置下部为30℃。
以上述的处理条件进行实验的结果如图4和图5所示。图4最左上的图像为与图1的上侧图相同的剖面状态，从上方开始依次表示图案化了的ArF抗蚀剂膜14、初始状态的未经蚀刻的Si-ARC膜12、基膜。图4的最左下的图像为从上部的剖面图看到的图，表示了初始状态的抗蚀剂图案的线宽(CD：Critical Dimension)。
在该实验中，使COS气体的流量分别变为0、10、30、35sccm。如图4和图5的(a)所示，由实验结果可知COS气体的流量越大，蚀刻速率E/R(ArF抗蚀剂膜的蚀刻速率(PRE/R)，Si-ARC膜的蚀刻速率(Si-ARC E/R))就越低。
另外，如图4和图5的(b)所示，COS气体的流量越大，选择比就越高。特别是，在COS气体流量从30sccm向35sccm变化时，选择比显著提高。
另外，如图4和图5的(c)所示，COS气体的流量越大LWR(Line Width Roughness)就越低，线宽就越不易产生不均匀，图案形状的变形就越少。可以认为这是因为COS气体的覆盖。
另外，如图4和图5的(d)所示，COS气体的流量越大，图案线宽(CD)就越粗。可以认为这是因为COS气体的沉积。
由以上的结果可以认为，在CF4气体、COS气体和O2气体的混合气体中，CF4气体主要用于对Si-ARC膜12的蚀刻。
另外，由于COS气体的流量越大，蚀刻速率(E/R：抗蚀剂膜的蚀刻速率(PR E/R)和Si-ARC膜的蚀刻速率(Si-ARC E/R))就越低，因此，可以认为COS气体主要用于上述蚀刻面的覆盖(沉积)。因此，可以认为，COS气体的流量越大，就越能够获得ArF抗蚀剂膜的减少量少且ArF抗蚀剂膜与Si-ARC膜的选择比良好的结果。
而且，还可以认为O2气体主要用于减少COS气体的覆盖(沉积)。
以上的实验结果证明：以ArF抗蚀剂膜14为掩模、使用由CF4气体、COS气体和O2气体构成的蚀刻气体对Si-ARC膜12进行蚀刻处理，从而能够提高ArF抗蚀剂膜14和Si-ARC膜12之间的选择比，谋求改善Si-ARC膜12的LWR。
COS气体的流量控制和压力控制
接下来，参照图6和图7说明COS气体的流量控制和压力控制同蚀刻状态之间的关系。这时的处理条件如下：在处理(treatment)工序中，处理室内的压力为100mT，高频电力为200W，向处理室内导入H2气体和N2气体，且两者的流量都为450sccm，处理时间为120秒，不向上部电极110施加直流电压DCS。
在处理工序之后的蚀刻工序中，蚀刻对象为Si-ARC膜，ArF抗蚀剂膜作为掩模发挥作用。在该实验中，使COS气体的流量分别变为0、10、30sccm，使处理室内的压力分别变为30、50、75mT。高频电力为400W，CF4气体的流量为250sccm，COS气体的流量在0～35sccm的范围内，O2气体的流量为5sccm。蚀刻时间为过度蚀刻时间的30％，关于设于下部电极115的未图示的冷却管内压力，中心侧和边缘侧都是30T。关于处理室105的温度，上部电极110和处理室的侧面都是60℃，晶圆W的载置下部为30℃。
以上述的处理条件进行实验的结果如图6和图7所示。图6的大约左半部分的图像表示在COS气体流量为10sccm的情况下的蚀刻状态，图6的大约右半部分的图像表示在COS气体流量为30sccm的情况下的蚀刻状态。
如图6所示，由该实验可知，不管COS气体的流量如何，COS气体的压力越低，蚀刻速率(E/R)就越高。压力高则堆积物变多，在图6的结果中，当处理室内的压力为75mT时，COS的堆积物过多而使蚀刻工序无法进行。
另外，如图6和图7的(a)所示，在COS气体的流量大于0时(COS气体的流量为10sccm或30sccm时)，处理室内的压力越高，选择比就越高。
另外，如图6和图7的(b)所示，特别在COS气体的流量为30sccm、压力为50mT时，LWR为最佳状态。
另外，如图6和图7的(c)所示，COS气体的流量越大，图案线宽(CD)就越粗。可以认为这是因为COS气体的沉积。
由以上的结果可知，在由CF4气体、COS气体和O2气体构成的混合气体中，CF4气体主要用于对Si-ARC膜12的蚀刻，COS气体主要用于覆盖图案的蚀刻面，O2气体主要用于抑制COS气体的沉积。可知，此时特别是处理室内的压力越低，蚀刻速率(E/R)就越高，处理室内的压力越高，COS气体的沉积就越多。
另外，还可知COS气体的流量较大，压力越低，蚀刻速率E/R(抗蚀剂膜的蚀刻速率(PR E/R)、Si-ARC膜的蚀刻速率(Si-ARC E/R))就越良好。
由以上的实验结果可知，要提高选择比和改善LWR，使用含有CF4气体、COS气体和O2气体的蚀刻气体即可，但当COS气体的流量为规定流量以上时，由于附着性较高的COS气体的堆积而导致蚀刻停止。因此，从防止沉积来实现良好的蚀刻工序的角度出发，根据图6的结果，将处理室内的压力的上限定为75mT。
如上所述，从COS气体主要用于覆盖图案的蚀刻面、O2气体主要用于抑制COS气体的沉积，从这些性质出发，优选进行控制，使得COS气体流量和O2气体流量的流量比大致恒定。
以上，参照附图详细地说明了本发明的理想的实施方式，但本发明不限定于该例。不言而喻，对于具有本发明所属技术领域的通常知识的人而言，能够在权利要求书所述的技术思想的范畴内想到各种变更例或修改例，对此，应当了解这些当然也属于本发明的技术范围。
例如，本发明的抗蚀剂膜不限定于ArF抗蚀剂膜，也可以是其他的抗蚀剂膜。另外，本发明的反射防止膜不限定于Si-ARC膜，既可以是不含有硅的无机反射防止膜，又可以是有机反射防止膜。无机反射防止膜主要采用氟系气体来进行蚀刻，有机反射防止膜主要采用氧系气体来进行蚀刻。
本发明的蚀刻气体既可以是仅有CF4气体、COS气体和O2气体的混合气体，还可以是向CF4气体、COS气体和O2气体的混合气体添加非活性气体的混合气体。
本发明的蚀刻处理装置只要是等离子处理装置即可，不限定于平行平板型的等离子处理装置，也可以是ICP(Inductively Coupled Plasma)等离子处理装置等的等离子处理装置。

Claims (10)

1.一种蚀刻方法，其特征在于，
该蚀刻方法包括：
在被蚀刻层上形成反射防止膜的工序；
在上述反射防止膜上形成图案化了的抗蚀剂膜的工序；
以上述抗蚀剂膜为掩模、将含有CF4气体、COS气体和O2气体的蚀刻气体导入处理室内、利用被导入的蚀刻气体对上述反射防止膜进行蚀刻处理、从而在上述反射防止膜上形成期望的图案的工序。
2.根据权利要求1所述的蚀刻方法，其特征在于，
上述抗蚀剂膜为ArF抗蚀剂膜。
3.根据权利要求1所述的蚀刻方法，其特征在于，
上述反射防止膜含有硅。
4.根据权利要求1～3中任意一项所述的蚀刻方法，其特征在于，
上述蚀刻气体中所包含的COS气体的流量的上限值为50sccm。
5.根据权利要求1～3中任意一项所述的蚀刻方法，其特征在于，
上述蚀刻气体中所包含的CF4气体的流量在50～300sccm的范围内。
6.根据权利要求1～3中任意一项所述的蚀刻方法，其特征在于，
上述蚀刻气体中所包含的O2气体的流量的上限值为100sccm。
7.根据权利要求1～3中任意一项所述的蚀刻方法，其特征在于，
进行控制，使得上述蚀刻气体中所包含的COS气体的流量和O2气体的流量成正比例。
8.根据权利要求1～3中任意一项所述的蚀刻方法，其特征在于，
上述处理室内的压力在30～100mT的范围内。
9.根据权利要求8所述的蚀刻方法，其特征在于，
上述处理室内的压力的上限值为75mT。
10.一种蚀刻装置，其特征在于，
该蚀刻装置包括：
气体供给源，其用于向处理室内供给含有CF4气体、COS气体和O2气体的蚀刻气体；
高频电源，其用于向上述处理室内供给期望的高频电力，
利用高频电力由上述蚀刻气体产生等离子体，利用上述等离子体对形成有反射防止膜和图案化了的抗蚀剂膜的被处理体进行蚀刻处理，从而在上述反射防止膜上形成期望的图案。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013222852A (ja) 2012-04-17 2013-10-28 Tokyo Electron Ltd 有機膜をエッチングする方法及びプラズマエッチング装置
JP6817692B2 (ja) * 2015-08-27 2021-01-20 東京エレクトロン株式会社 プラズマ処理方法
JP2017092376A (ja) 2015-11-16 2017-05-25 東京エレクトロン株式会社 エッチング方法
KR102372892B1 (ko) 2017-08-10 2022-03-10 삼성전자주식회사 집적회로 소자의 제조 방법
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN111679454B (zh) * 2020-06-19 2023-07-07 联合微电子中心有限责任公司 半导体器件的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090087996A1 (en) * 2007-09-27 2009-04-02 Lam Research Corporation Line width roughness control with arc layer open
CN101471236A (zh) * 2007-12-24 2009-07-01 海力士半导体有限公司 制造半导体器件的方法
US20090203218A1 (en) * 2008-02-12 2009-08-13 Tokyo Electron Limited Plasma etching method and computer-readable storage medium

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116533B2 (ja) * 1992-04-08 2000-12-11 ソニー株式会社 ドライエッチング方法
CN1107342C (zh) * 1997-01-21 2003-04-30 松下电器产业株式会社 图案形成方法
JP4034164B2 (ja) * 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
JP2008028022A (ja) * 2006-07-19 2008-02-07 Tokyo Electron Ltd プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP4912907B2 (ja) * 2007-02-06 2012-04-11 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP2009152586A (ja) 2007-12-24 2009-07-09 Hynix Semiconductor Inc 半導体装置の製造方法
US8133819B2 (en) * 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
US8986561B2 (en) * 2008-12-26 2015-03-24 Tokyo Electron Limited Substrate processing method and storage medium
US20110079918A1 (en) * 2009-10-01 2011-04-07 Applied Materials, Inc. Plasma-based organic mask removal with silicon fluoride

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090087996A1 (en) * 2007-09-27 2009-04-02 Lam Research Corporation Line width roughness control with arc layer open
CN101471236A (zh) * 2007-12-24 2009-07-01 海力士半导体有限公司 制造半导体器件的方法
US20090203218A1 (en) * 2008-02-12 2009-08-13 Tokyo Electron Limited Plasma etching method and computer-readable storage medium

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