CN102086024A - 硅纳米线的制备方法 - Google Patents

Abstract

本发明涉及一种硅纳米线的制备方法，包括如下步骤：在单晶体硅衬底上沉积第一二氧化硅层；光刻定义硅纳米线的宽度，刻蚀第一二氧化硅层，以刻蚀剩余的第一二氧化硅层为掩膜刻蚀单晶体硅衬底形成硅纳米线条；沉积第二二氧化硅层和氮化硅层；刻蚀氮化硅层，使刻蚀剩余的氮化硅层形成硅纳米线条的侧墙；刻蚀第二二氧化硅层直至硅纳米线条的底部暴露；去除硅纳米线条的氮化硅侧墙；刻蚀硅纳米线条底部暴露的硅，使得硅纳米线条的底部被镂空形成悬空的硅纳米线；去除硅纳米线四周剩余的第一、第二二氧化硅层。本发明的硅纳米线的制备方法能够在单晶体硅衬底上自顶向下制备硅纳米线，可以降低制造成本，与传统集成电路加工工艺相兼容。

Description

硅纳米线的制备方法

技术领域

本发明涉及一种一维纳米材料的制备方法，尤其涉及一种一维硅纳米线的制备方法。

背景技术

近年来，伴随着人们对纳米技术领域的不断探索和研究，具有一维纳米结构的材料，如硅纳米线，吸引了越来越多的人的眼球。硅纳米线具有显著的量子效应、超大的比表面积等特性，在MOS器件、传感器等领域有着良好的应用前景。如何用一种简单、可控、低成本的方式制备出高质量的硅纳米线，成为了一项重要课题。

硅纳米线的制备方法主要可以分为“自底向上”(bottom-up)和“自顶向下”(top-down)两大类。自底向上的方法主要是依靠纳米技术，利用催化剂催化生长纳米线。该方法虽然可以一次性大批量生产出硅纳米线，但是很难实现纳米线的定位生长，并且和传统的自顶向下的CMOS集成电路加工工艺方式有着本质的区别，兼容性可能会成为阻碍其应用的一块绊脚石。而随着半导体工艺技术水平的不断进步，依靠薄膜制备、光刻与刻蚀等技术制备硅纳米线的自顶向下的方法越来越多。

目前大多数自顶向下的制备方法主要是基于绝缘层上的硅(Silicon OnInsulator，SOI)衬底。譬如可以采用交替式移相掩膜光刻(alternating phase shiftmask lithography)、trimming技术和干法刻蚀得到长度不同、宽度在40nm至50nm之间的细线条硅，并进一步制备出硅纳米线围栅晶体管(N.Singh，F.Y.Lim，W.W.Fang，et al.，Ultra-Narrow Silicon Nanowire Gate-All-Around CMOS Devices：Impact of Diameter，Channel-Orientation and Low Temperature on DevicePerformance，International Electron Devices Meeting，2006)。也可以利用硅的各向异性自停止腐蚀工艺在介质层上的硅材料加工制备硅纳米线，详见申请号为CN03141848的中国专利。

但是，相对昂贵的SOI衬底增加了制备硅纳米线的成本。此外，如果将此纳米线进一步加工成MOS器件，如硅纳米线围栅器件，则SOI衬底的二氧化硅埋层较低的热传导系数会使得器件的散热特性变得很差。

发明内容

本发明的目的在于提供一种能够在单晶体硅衬底上自顶向下制备硅纳米线的方法。

一种硅纳米线的制备方法，包括如下步骤：在单晶体硅衬底上沉积第一二氧化硅层；光刻定义硅纳米线的宽度，刻蚀所述第一二氧化硅层，以刻蚀剩余的第一二氧化硅层为掩膜刻蚀所述单晶体硅衬底，所述单晶体硅衬底上所述第一二氧化硅层覆盖的区域形成硅纳米线条；沉积第二二氧化硅层和氮化硅层；刻蚀所述氮化硅层，使刻蚀剩余的氮化硅层形成所述硅纳米线条的侧墙；刻蚀所述第二二氧化硅层直至所述硅纳米线条的底部暴露，所述硅纳米线条的顶部和所述氮化硅侧墙之间的第二二氧化硅层保留；去除所述硅纳米线条的氮化硅侧墙；刻蚀所述硅纳米线条底部暴露的硅，使得所述硅纳米线条的底部被镂空，所述硅纳米线条形成悬空的硅纳米线；去除所述硅纳米线四周剩余的所述第一、第二二氧化硅层。

本发明优选的一种技术方案，所述第一二氧化硅层采用低压化学气相沉积的方法或者采用氧化所述单晶体硅衬底的方法形成。

本发明优选的一种技术方案，采用电子束光刻的方法定义硅纳米线的宽度，定义的所述纳米线的宽度范围为30～50nm。

本发明优选的一种技术方案，采用各向异性反应离子刻蚀的方法刻蚀所述第一二氧化硅层，采用各向异性感应耦合等离子体刻蚀的方法刻蚀所述单晶体硅衬底，所述硅纳米线条的高度不小于100nm。

本发明优选的一种技术方案，采用低压化学气相沉积的方法形成所述第二二氧化硅层，所述第二二氧化硅层的厚度不超过所述硅线条的一半。

本发明优选的一种技术方案，采用低压化学气相沉积的方法形成所述氮化硅层，所述氮化硅层的厚度范围为10～20nm。

本发明优选的一种技术方案，采用各向异性反应离子刻蚀的方法刻蚀所述氮化硅层以形成所述硅纳米线条的侧墙。

本发明优选的一种技术方案，采用缓冲氢氟酸溶液腐蚀所述第二二氧化硅层以使所述硅纳米线条的底部暴露。

本发明优选的一种技术方案，采用浓磷酸加热的方法腐蚀去除所述氮化硅侧墙。

本发明优选的一种技术方案，采用各向同性感应耦合等离子体刻蚀的方法使得所述硅纳米线条的底部被镂空。

与现有技术相比，本发明的硅纳米线的制备方法，采用自顶向下的与传统CMOS集成电路加工工艺相兼容的方法制备硅纳米线，对有效降低工艺制备难度和复杂度具有突出的技术效果，奠定了其在MOS器件领域的应用前景。更进一步的，本发明的硅纳米线的制备方法所用的衬底材料为单晶硅片，而不是绝缘介质层上的硅，可以降低制造成本，并具有良好的散热特性。本发明的硅纳米线的制备方法简单、可控，在半导体器件、传感器等领域有着良好的应用前景。

附图说明

图1到图8是本发明的硅纳米线的制备方法的各步骤示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明的硅纳米线的制备方法在光刻并刻蚀定义硅纳米线宽度之后，依次淀积二氧化硅层和氮化硅层，在氮化硅侧墙的保护下腐蚀二氧化硅，随后在二氧化硅的保护下各向同性刻蚀硅，形成悬空硅纳米线。下面结合图1到图8详细描述本发明的硅纳米线的制备方法。

在单晶体硅衬底10上沉积第一二氧化硅层20，如图1所示。优选的，采用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)的方法或者采用氧化所述单晶体硅衬底10的方法形成所述第一二氧化硅层20。所述第一二氧化硅层20的厚度不小于60nm。

光刻定义硅纳米线的宽度，以刻蚀剩余的第一二氧化硅层20为掩膜刻蚀所述单晶体硅衬底10，所述单晶体硅衬底10上所述第一二氧化硅层20覆盖的区域形成硅纳米线条21，如图2所示。具体的，采用电子束光刻定义硅纳米线宽度，定义的所述纳米线的宽度范围为30～50nm，优选的为40nm。采用各向异性反应离子刻蚀(Reactive Ion Etching，RIE)所述第一二氧化硅层20。去胶后，以刻蚀剩余的第一二氧化硅层20为硬掩膜，采用各向异性感应耦合等离子体刻蚀(Inductively Coupled Plasma，ICP)所述单晶体硅衬底10，刻蚀厚度不小于100nm，即所述硅纳米线条21的高度不小于100nm。

沉积第二二氧化硅层30和氮化硅层40，如图3所示。具体的，采用低压化学气相沉积的方法形成所述第二二氧化硅层30，所述第二二氧化硅层30的厚度不超过所述硅纳米线条21高度的一半，即所述第二二氧化硅层30的厚度不超50nm。采用低压化学气相沉积的方法形成所述氮化硅层40，所述氮化硅层40的厚度范围为10～20nm，优选的，所述氮化硅层40的厚度为10nm。

刻蚀所述氮化硅层40，使刻蚀剩余的氮化硅层40形成所述硅纳米线条21的侧墙41，如图4所示。优选的，采用各向异性反应离子刻蚀的方法刻蚀所述氮化硅层40以形成所述硅纳米线条21的侧墙41。

刻蚀所述第二二氧化硅层30直至所述硅纳米线条21的侧壁下沿暴露，所述硅纳米线条21的侧壁上沿和所述氮化硅侧墙41之间的第二二氧化硅层30保留，如图5所示。具体的，采用湿法腐蚀所述第二二氧化硅层30，露出所述硅纳米线条21的侧壁下沿，并保证所述硅纳米线条21的侧壁上沿依然被剩余二氧化硅保护。优选的，采用缓冲氢氟酸(BHF)溶液腐蚀所述第二二氧化硅层30约70nm，露出所述硅纳米线条21的侧壁下沿，而所述硅纳米线条21的侧壁上沿仍有约40nm的二氧化硅层保留。为了能够使所述硅纳米线条21的侧壁下沿暴露，腐蚀的二氧化硅厚度应略大于所述第二二氧化硅层30与氮化硅侧墙41之和；同时，为了保证所述硅纳米线条21的顶部依然被二氧化硅覆盖，保守的，应使得所述第一二氧化硅层20掩膜厚度大于所述氮化硅侧墙41的厚度。在氮化硅层厚度较薄，例如仅有10～20nm的情况下，所述第一二氧化硅层20掩膜厚度应不少于60nm，以保证湿法腐蚀二氧化硅有一定的过腐蚀余量。

去除所述硅纳米线条21的氮化硅侧墙41，如图6所示。具体的，采用浓磷酸加热的方法腐蚀去除所述氮化硅侧墙41，此时，所述硅纳米线条21的顶部及侧壁上沿均有二氧化硅掩膜保护，而侧壁下沿及单晶体硅衬底10的表面无任何覆盖层。

刻蚀所述硅纳米线条21的底部暴露的硅，使得所述硅纳米线条21的底部被镂空，所述硅纳米线条21形成悬空的硅纳米线50，如图7所示。具体的，采用各向同性感应耦合等离子体刻蚀的方法使得所述硅纳米线条21的底部被镂空。优选的，刻蚀厚度大于所述硅纳米线条21宽度的一半，约为30nm。

去除所述硅纳米线50四周剩余的所述第一、第二二氧化硅层，形成悬空硅纳米线，如图8所示。优选的，采用缓冲氢氟酸溶液腐蚀所述硅纳米线50四周剩余的二氧化硅，以释放悬空的硅纳米线50，所述硅纳米线50的截面形状近似为五边形，宽度为40nm，高度约为50nm。

采用上述方法得到的硅纳米线50的直径不超过50nm。为了进一步得到截面接近圆形，直径不超过10nm的硅纳米线，可以采用高温干氧氧化的办法，利用氧化自停止效应，制备出大小、形状均匀的理想硅纳米线。

与现有技术相比，本发明的硅纳米线的制备方法，采用自顶向下的与传统CMOS集成电路加工工艺相兼容的方法制备硅纳米线，对有效降低工艺制备难度和复杂度具有突出的技术效果，奠定了其在MOS器件领域的应用前景。更进一步的，本发明的硅纳米线的制备方法所用的衬底材料为单晶硅片，而不是绝缘介质层上的硅，可以降低制造成本，并具有良好的散热特性。本发明的硅纳米线的制备方法简单、可控，在半导体器件、传感器等领域有着良好的应用前景。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (10)

1.一种硅纳米线的制备方法，其特征在于，包括如下步骤：

在单晶体硅衬底上沉积第一二氧化硅层；

光刻定义硅纳米线的宽度，刻蚀所述第一二氧化硅层，以刻蚀剩余的第一二氧化硅层为掩膜刻蚀所述单晶体硅衬底，所述单晶体硅衬底上所述第一二氧化硅层覆盖的区域形成硅纳米线条；

沉积第二二氧化硅层和氮化硅层；

刻蚀所述氮化硅层，使刻蚀剩余的氮化硅层形成所述硅纳米线条的侧墙；

刻蚀所述第二二氧化硅层直至所述硅纳米线条的底部暴露，所述硅纳米线条的顶部和所述氮化硅侧墙之间的第二二氧化硅层保留；

去除所述硅纳米线条的氮化硅侧墙；

刻蚀所述硅纳米线条底部暴露的硅，使得所述硅纳米线条的底部被镂空，所述硅纳米线条形成悬空的硅纳米线；

去除所述硅纳米线四周剩余的所述第一、第二二氧化硅层。

2.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述第一二氧化硅层采用低压化学气相沉积的方法或者采用氧化所述单晶体硅衬底的方法形成。

3.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用电子束光刻的方法定义硅纳米线的宽度，定义的所述纳米线的宽度范围为30～50nm。

4.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用各向异性反应离子刻蚀的方法刻蚀所述第一二氧化硅层，采用各向异性感应耦合等离子体刻蚀的方法刻蚀所述单晶体硅衬底，所述硅纳米线条的高度不小于100nm。

5.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用低压化学气相沉积的方法形成所述第二二氧化硅层，所述第二二氧化硅层的厚度不超过所述硅线条高度的一半。

6.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用低压化学气相沉积的方法形成所述氮化硅层，所述氮化硅层的厚度范围为10～20nm。

7.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用各向异性反应离子刻蚀的方法刻蚀所述氮化硅层以形成所述硅纳米线条的侧墙。

8.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用缓冲氢氟酸溶液腐蚀所述第二二氧化硅层以使所述硅纳米线条的底部暴露。

9.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用浓磷酸加热的方法腐蚀去除所述氮化硅侧墙。

10.如权利要求1所述的硅纳米线的制备方法，其特征在于，采用各向同性感应耦合等离子体刻蚀的方法使得所述硅纳米线条的底部被镂空。

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