CN103972087A - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN103972087A
CN103972087A CN201310031147.2A CN201310031147A CN103972087A CN 103972087 A CN103972087 A CN 103972087A CN 201310031147 A CN201310031147 A CN 201310031147A CN 103972087 A CN103972087 A CN 103972087A
Authority
CN
China
Prior art keywords
medium layer
graphene
layer
etching
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310031147.2A
Other languages
English (en)
Inventor
贾昆鹏
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310031147.2A priority Critical patent/CN103972087A/zh
Publication of CN103972087A publication Critical patent/CN103972087A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种半导体器件制造方法。一种石墨烯器件的制造方法，基于侧墙的双重图形化的工艺，利用传统晶体管中制作侧墙的工艺制作硬掩膜图形，具有工艺简单、线条宽度窄、边缘平滑、与CMOS工艺兼容等优点。同时，利用先进的淀积技术，可以将石墨烯制作成宽度10nm甚至5nm以下的边缘平滑的石墨烯纳米带，以产生足够的能隙以使石墨烯器件在室温下有足够的开关比。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种基于侧墙双重图形化的石墨烯纳米带器件的制造方法。
背景技术
自第一个晶体管诞生以来，集成电路在一系列的创新性工作的推动下一直以惊人的速度发展。如今硅基集成电路的特征尺寸已经降到22nm，16nm、14nm节点技术也取得了很多进展。然而，如何继续以一个高速的发展模式推动集成电路发展已经成为一个不得不去思考的问题。近年来新材料、新工艺、新器件不断的涌现，尤其是新型材料得到了更加广泛的关注，何种材料能在后硅时代占领新的高地已经成为各国科学家研究的热点。
石墨烯作为一种二维的新型材料自2004年被制备出来以后就获得了广泛的关注，迅速成为了研究热点。其中，最引人注目的是把石墨烯作为沟道材料制作晶体管。由于石墨烯在室温下具有超高的载流子迁移率，因而石墨烯晶体管将具有更好的性能。然而，石墨烯本身不具有能隙，因此石墨烯晶体管不能有高的开关比，不能被用于需求高开关比的应用中。如何打开石墨烯的能隙提高石墨烯器件的开关比成为摆在众多石墨烯研究人员面前的一个难题。
目前，打开石墨烯能带的方法主要有三种：一、将石墨烯制作成纳米带；二、对石墨烯施加应力；三、在双层石墨烯中施加垂直电场。其中，第一种方法是最为方便也是受到最多研究的一种方法。然而如何制备可以打开足够能隙的石墨烯纳米带，对目前的工艺手段提出了更高的要求。
为了利用当前的工艺手段制备出石墨烯纳米带，各个研究机构都提出了一些有特色的办法，其中有：电子束曝光技术、化学方法的可向异性刻蚀、声化学方法、碳纳米管裁剪法、碳化硅基外延、有机合成、金属模板直接生长等。但是，这些方法中只有个别的可以提供大规模集成使用，但是却不能提供足够窄的纳米条带和足够平滑的边缘。
因此，需要提供一种新的制造方法，在现有集成电路工艺的基础上，大规模地提供所需求的石墨烯纳米条带器件。
发明内容
针对目前石墨烯纳米带制备存在的问题，例如纳米带宽度无法缩窄、边缘粗糙、无法大规模集成等，本发明提出了一种使用基于侧墙双重图形化的石墨烯纳米带器件的结构和制造工艺。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，其中，包括如下步骤：
提供衬底；
在所述衬底上形成石墨烯层；
在所述石墨烯层上形成第一介质层；
各向异性地刻蚀所述第一介质层，以在所述第一介质层中形成突块结构；
在所述第一介质层上各向同性地沉积第二介质层；
各向异性地刻蚀所述第二介质层，以使所述第二介质层仅留存于所述突块结构的侧面上，留存的所述第二介质层成为掩模侧墙；
以所述掩模侧墙为掩模，各向异性地刻蚀所述第一介质层和所述石墨烯层，从而获得所需的石墨烯纳米带。
在本发明的方法中，所述第二介质层的材料为二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪或氮化钛，沉积工艺为CVD或ALD，厚度为1-10nm。
在本发明的方法中，所述石墨烯层的层数为1-3层，所述石墨烯层采用CVD直接生长或采用物理转移方式移至所述衬底上。
在本发明的方法中，所述第二介质层材料与第一介质层材料不同。
在本发明的方法中，在各向异性地刻蚀所述第一介质层和所述石墨烯层，获得所需的石墨烯纳米带之后，去除所述掩模侧墙和剩余的所述第一介质层。
根据本发明的另一方面，本发明提供一种半导体器件，其包括根据本发明方法制造的石墨烯纳米带，其包括：
衬底，位于所述衬底内的阱区；
栅极和栅介质层；
所述栅介质层将所述石墨烯纳米带与所述栅极隔离；
与所述石墨烯纳米带接触的金属接触。
在本发明的器件中，所述器件为背栅结构或顶栅结构。
本发明的优点在于：基于侧墙的双重图形化的工艺利用传统晶体管中制作侧墙的工艺制作硬掩膜图形，具有工艺简单、线条宽度窄、边缘平滑、与CMOS工艺兼容等优点。同时，利用先进的淀积技术，可以将石墨烯制作成宽度10nm甚至5nm一下的边缘平滑的石墨烯纳米带，以产生足够的能隙以使石墨烯器件在室温下有足够的开关比。
附图说明
图1-6本发明的半导体器件制造方法流程及其结构示意图；
图7-8根据本发明制造的半导体器件示例。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
首先，本发明提供一种半导体器件制造方法，利用侧墙双重图形化的掩模技术形成石墨烯纳米带，其制造流程参见附图1-6。
首先，参见附图1，提供衬底1。本发明中的衬底1可以是经过了至少一步工艺加工的衬底，可以是体硅，锗硅，玻璃等，具体材料的选择视所要制造的器件结构和类型而定。接着，在衬底1上形成石墨烯层2。石墨烯层2的形成工艺包括但不限于CVD直接生长或采用物理转移方式移至衬底1上。石墨烯层2可以包含一层或者多层石墨烯，层数可以根据器件具体需求而定，通常其层数为1-3层。
接着，参见附图2，在石墨烯层2上形成第一介质层3。其中，第一介质层3的材料通常采用绝缘材料，包括但不限于二氧化硅，氮化硅。第一介质层3的形成工艺包括CVD、ALD，其厚度不做具体限定，需要根据随后的侧墙形成来选择合适的厚度。
接着，参见附图3，各向异性地刻蚀第一介质层3，以在第一介质层3中形成突块结构31。具体包括：在第一介质层3上涂覆光刻胶并曝光，使得突块结构31所在的位置之上有光刻胶保护，然后各向异性地刻蚀第一介质层3，即可在第一介质层3中获得突块结构31。为了不损伤第一介质层3之下的石墨烯层2，未被光刻胶覆盖的第一介质层3仅被刻蚀部分厚度，而并不被完全刻蚀。由于采用了各向异性刻蚀技术，突块结构31具有基本上垂直的侧面。
接着，参见附图4，在第一介质层3上各向同性地沉积第二介质层4。由于第二介质层4的材料在随后的工艺中会被形成为刻蚀第一介质层3和石墨烯层2的掩模，因此，第二介质层4的材料应与第一介质层3具有较大的刻蚀差异性，也即，在对第一介质层3和石墨烯层2进行刻蚀时，第二介质层4的材料很少损失。第二介质层4的材料通常为绝缘材料，例如二氧化硅，氮化硅，氮氧化硅，另外，也可使用金属及金属氮化物、金属氧化物材料，例如氮化钛、钨、氧化铝、氧化铪等等，其中，基于前述的刻蚀差异性的考虑，第二介质层4的材料与第一介质层3的材料不同。第二介质层4的形成工艺采用保形性良好的沉积工艺，例如CVD、ALD，使得第二介质层4可以完全覆盖第一介质层3中突块结构31的侧面。同时，第二介质层4的厚度还决定了随后形成的掩模的宽度，优选地，第二介质层4的厚度为1～10nm。
接着，参见附图5，各向异性地刻蚀第二介质层4，以使第二介质层4仅留存于突块结构31的侧面上，留存的第二介质层4成为掩模侧墙5。该步各向异性刻蚀通常为回刻蚀工艺，具体包括反应离子刻蚀、离子束刻蚀等等。
接着，参见附图6，以掩模侧墙5为掩模，各向异性地刻蚀第一介质层3和石墨烯层2，剩余的石墨烯层2即为所需的石墨烯纳米带21。在此步骤中，各向异性刻蚀为垂直于衬底表面方向的刻蚀，例如反应离子刻蚀、离子束刻蚀等，被掩模侧墙5保护的部分第一介质层3和石墨烯层2不会受到刻蚀。该步骤刻蚀可以分两步，先后刻蚀去除第一介质层3和石墨烯层2，也可以在同一步骤中同时去除第一介质层3和石墨烯层2。所形成的石墨烯纳米带21的宽度由掩模侧墙5的宽度限定，而掩模侧墙5的宽度由第二介质层4的厚度限定。根据本发明的侧墙掩模技术，由于第二介质层4的厚度在1-10nm范围，所以，获得的石墨烯纳米带21的宽度可以在10nm以内，更加优选地可以控制在5nm以内，并且，由于工艺的特点，所获得的石墨烯纳米带21具有光滑的边缘。
在随后的步骤中，可以视具体需求去除或保留掩模侧墙5以及剩余的第一介质层3。
至此，已经详细介绍了本发明基于侧墙双重图形化(即第一介质层和第二介质层的图形化)的工艺形成石墨烯纳米带的工艺。根据本发明的方法，可以在多种晶体管结构中形成石墨烯纳米带。参见附图7和附图8，图示了一种根据本发明方法制造的采用石墨烯纳米带作为沟道材料的晶体管结构。其中，图7为截面图，图8为俯视图，图7是沿图8中AA线方向的截面图。
在图7和图8中的晶体管，包括衬底10，阱区11(N阱或P阱)，栅极注入区12(P+或N+)，栅介质层13，石墨烯纳米带14，金属接触15。图8中的栅极注入区12以虚线图示，意味着其位于下层，同时，为了更好地示意下层结构，图8中未显示图7中的栅介质层13。当然，根据本发明制造的器件结构不限于此，可以形成其它的背栅或顶栅器件。
在本发明的方法中，对第一介质层和第二介质层进行图案化，形成可以精确控制宽度的侧墙，并且，以此侧墙作为掩模，可以制备出宽度低于10nm甚至低于5nm的石墨烯纳米带，并且，除了纳米带之外，根据本发明的方法，同样可以形成其它各种纳米结构，依掩模的图形而定。根据本发明方法获得的石墨烯纳米带，具有平滑的边缘，可以使石墨烯器件在室温下具有高开关比，扩展了石墨烯器件的使用范围。同时，本发明的工艺与传统CMOS工艺兼容，可以大规模集成，为此后石墨烯在大规模集成电路上的应用提供了方便。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (8)

1.一种半导体器件制造方法，用于制造石墨烯器件，其中，包括如下步骤：
提供衬底；
在所述衬底上形成石墨烯层；
在所述石墨烯层上形成第一介质层；
各向异性地刻蚀所述第一介质层，以在所述第一介质层中形成突块结构；
在所述第一介质层上各向同性地沉积第二介质层；
各向异性地刻蚀所述第二介质层，以使所述第二介质层仅留存于所述突块结构的侧面上，留存的所述第二介质层成为掩模侧墙；
以所述掩模侧墙为掩模，各向异性地刻蚀所述第一介质层和所述石墨烯层，从而获得所需的石墨烯纳米带。
2.根据权利要求1所述的方法，其特征在于，所述第二介质层的材料为二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪或氮化钛，沉积工艺为CVD或ALD，厚度为1-10nm。
3.根据权利要求1所述的方法，其特征在于，所述石墨烯层的层数为1～3层，所述石墨烯层采用直接CVD生长或采用物理转移方式移至所述衬底上。
4.根据权利要求1所述的方法，其特征在于，所述第二介质层材料与第一介质层材料不同。
5.根据权利要求1所述的方法，其特征在于，在各向异性地刻蚀所述第一介质层和所述石墨烯层并获得所需的石墨烯纳米带之后，去除所述掩模侧墙和剩余的所述第一介质层。
6.一种半导体器件，包括根据权利要求1-5中任一项的方法制造的石墨烯纳米带，其特征在于包括：
衬底，位于所述衬底内的阱区；
栅极和栅介质层；
所述栅介质层将所述石墨烯纳米带与所述栅极隔离；
与所述石墨烯纳米带接触的金属接触。
7.根据权利要求6所述的器件，其特征在于，所述器件为背栅结构。
8.根据权利要求6所述的方法，其特征在于，所述器件为顶栅结构。
CN201310031147.2A 2013-01-28 2013-01-28 半导体器件制造方法 Pending CN103972087A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310031147.2A CN103972087A (zh) 2013-01-28 2013-01-28 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310031147.2A CN103972087A (zh) 2013-01-28 2013-01-28 半导体器件制造方法

Publications (1)

Publication Number Publication Date
CN103972087A true CN103972087A (zh) 2014-08-06

Family

ID=51241451

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310031147.2A Pending CN103972087A (zh) 2013-01-28 2013-01-28 半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN103972087A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437505A (zh) * 2016-05-26 2017-12-05 上海新昇半导体科技有限公司 制造石墨烯场效晶体管的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070287011A1 (en) * 2003-06-12 2007-12-13 Deheer Walt A Incorporation of functionalizing molecules in nanopatterned epitaxial graphene electronics
US20120085991A1 (en) * 2010-10-12 2012-04-12 International Business Machines Corporation Graphene nanoribbons, method of fabrication and their use in electronic devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070287011A1 (en) * 2003-06-12 2007-12-13 Deheer Walt A Incorporation of functionalizing molecules in nanopatterned epitaxial graphene electronics
US20120085991A1 (en) * 2010-10-12 2012-04-12 International Business Machines Corporation Graphene nanoribbons, method of fabrication and their use in electronic devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
XINRAN WANG ET AL: "Etching and narrowing of grapheme from the edges", 《NATURE CHEMISTRY》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437505A (zh) * 2016-05-26 2017-12-05 上海新昇半导体科技有限公司 制造石墨烯场效晶体管的方法
CN107437505B (zh) * 2016-05-26 2020-04-10 上海新昇半导体科技有限公司 制造石墨烯场效晶体管的方法

Similar Documents

Publication Publication Date Title
CN109786458A (zh) 半导体器件及其形成方法
TWI409852B (zh) 利用自對準雙重圖案製作半導體元件微細結構的方法
CN102931057B (zh) 一种基于栅介质结构的石墨烯场效应器件及其制备方法
JP2018513565A (ja) 大面積多層ナノ構造体の加工
CN103563080A (zh) 具有嵌入的栅电极的自对准碳电子装置
CN103715097B (zh) 利用外延工艺制备垂直沟道的围栅型mosfet的方法
CN107039334B (zh) 半导体结构的形成方法
WO2015192691A1 (zh) 一种半导体结构及其形成方法
US20150376778A1 (en) Graphene growth on sidewalls of patterned substrate
CN105895666A (zh) 半导体元件及其制作方法
CN103681356A (zh) 以碳纳米管为掩膜制备FinFET的方法
TW201318188A (zh) 太陽能電池
CN103094401B (zh) 太阳能电池的制备方法
CN103258741A (zh) 纳米线场效应晶体管及其形成方法
CN104078329B (zh) 自对准多重图形的形成方法
CN103377928B (zh) 半导体结构的形成方法、晶体管的形成方法
CN109559978A (zh) 半导体结构及其形成方法
CN104347350B (zh) 半导体自对准图案化的方法
CN105655383B (zh) 半导体结构及其形成方法
CN104078330B (zh) 自对准三重图形的形成方法
CN102315129B (zh) 一种垂直硅纳米线场效应晶体管的制备方法
CN103972087A (zh) 半导体器件制造方法
CN111986983A (zh) 半导体结构及其形成方法
CN103855021A (zh) 一种FinFET器件的制造方法
CN102169889A (zh) 超长半导体纳米线结构及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20140806