CN102081969A - 移位寄存电路及双向传输栅极驱动电路 - Google Patents

Abstract

一种移位寄存电路，其包括开关单元、预充电单元、脉冲信号输出单元、低电平信号控制单元以及驱动信号输出端。本发明还提供利用该种移位寄存电路构建的具有双向传输功能的栅极驱动电路，其在搭配不同面板时有更多弹性空间。

Description

移位寄存电路及双向传输栅极驱动电路

技术领域

本发明涉及一种移位寄存电路及利用该种移位寄存电路构建的栅极驱动电路，尤其是一种具有双向传输功能的栅极驱动电路。

背景技术

目前，薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备。

通常，液晶显示装置的驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用来控制每一像素单元的显示辉度，栅极驱动电路则用来控制薄膜晶体管的导通和截止。现有的整合至玻璃基板上的栅极驱动电路以移位寄存器作为核心电路单元，其将启动脉冲信号按照一固定方向(上扫或下扫)逐行提供给各行像素单元的薄膜晶体管，依次导通各行的薄膜晶体管。然而，整合至玻璃基板上之TFT栅极驱动电路的单向传输功能不能满足各种不同面板的需求。

有鉴于此，有必要提供一种移位寄存电路及用该移位寄存电路构建的具有双向传输功能的栅极驱动电路，其在搭配不同面板时有更多弹性空间。

发明内容

以下将以实施例说明一种移位寄存电路及用该移位寄存电路构建的具有双向传输功能的栅极驱动电路。

一种移位寄存电路，其包括一个开关单元、一个预充电单元、一个脉冲信号输出单元、一个低电平信号控制单元、以及一个驱动信号输出端，该开关单元用于接收至少一外部启动信号和一高电平，该开关单元在该至少一外部启动信号为高电平时开启并将该高电平输出至该预充电单元；该预充电单元用于接收一时钟脉冲信号和一反向时钟脉冲信号，该预充电单元在接收到的反向时钟脉冲信号为高电平时开始被该高电平预充电，该预充电单元在接收到的时钟脉冲信号为高电平时开始放电；该脉冲信号输出单元用于接收该时钟脉冲信号，并在预充电单元被预充电以后、放电完成之前将该时钟脉冲信号输出至驱动信号输出端；该低电平信号控制单元用于接收一时钟脉冲信号和反向时钟脉冲信号，并在预充电单元放电完毕后根据反向时钟脉冲信号的高电平和时钟脉冲信号的高电平交替将驱动信号输出端拉至一低电平。

一种栅极驱动电路，其特征在于，该栅极驱动电路包括依次电连接的m(m为大于1的整数)个移位寄存单元，

第一个移位寄存单元包括：

一第一电平输入端，用于接收第一电平信号，

一第二电平输入端，用于接收第二电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第一启动信号输入端，用于接收外部的第一启动脉冲信号，

一驱动信号输出端，用于输出一第一驱动信号，

一第二启动信号输入端，其耦合于第二个移位寄存单元的参考电平结点，

一参考电平结点，其连接至后一级移位寄存单元的第一启动信号输入端；

第n(n为大于1的偶数，且n小于m)个移位寄存单元包括：

一第一电平输入端，用于接收第二电平信号，

一第二电平输入端，用于接收第一电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第一启动信号输入端，其耦合于第(n-1)个移位寄存单元的参考电平结点，

一第二启动信号输入端，其耦合于第(n+1)个移位寄存单元的参考电平结点，

一驱动信号输出端，用于输出一第n驱动信号；

第p(p为大于1的奇数，且p小于m)个移位寄存单元包括：

一第一电平输入端，用于接收第一电平信号，

一第二电平输入端，用于接收第二电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第一启动信号输入端，其耦合于第(p-1)个移位寄存单元的参考电平结点，

一第二启动信号输入端，其耦合于第(p+1)个移位寄存单元的参考电平结点，

一驱动信号输出端，用于输出一第p驱动信号；

第m个移位寄存单元包括：

一第一电平输入端，用于接收第一电平信号，

一第二电平输入端，用于接收第二电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第一启动信号输入端，其耦合于第(m-1)个移位寄存单元的参考电平结点，

一第二启动信号输入端，用于接收外部的第二启动脉冲信号，

一驱动信号输出端，用于输出一第m驱动信号。

相对于现有技术，用所述移位寄存电路构建的栅极驱动电路，其可从第一个移位寄存单元至第m个移位寄存单元的驱动信号输出端依次输出一高电平到外部电路，也可从第m个移位寄存单元至第一个移位寄存单元的驱动信号输出端依次输出一高电平到外部电路，该双向传输功能可使该栅极驱动电路在搭配不同面板时有更多弹性空间。

附图说明

图1是本发明实施例提供的栅极驱动电路的电路框架示意图。

图2是图1所示栅极驱动电路的电路结构示意图。

图3是图1所示栅极驱动电路的单个移位寄存单元的电路结构示意图。

图4是本发明实施例提供的栅极驱动电路简化后的电路结构示意图。

图5是图4所示栅极驱动电路的第一工作时序示意图。

图6是图4所示栅极驱动电路的第二工作时序示意图。

具体实施方式

请一并参见图1和图2，图1是本发明实施例提供的栅极驱动电路10的电路框架示意图，图2栅极驱动电路10的电路结构示意图。

本发明实施方式提供的栅极驱动电路10，其包括m(m为大于1的整数)个电路结构相同的移位寄存单元S1～S(m)，该多个移位寄存单元S1～S(m)依次电连接。每一个移位寄存单元S(i)(1≤i≤m)包括一第一电平输入端VCIN，一第二电平输入端VCINB，一低电平输入端VGL，一第一时钟脉冲信号输入端CLOCK，一第二时钟脉冲信号输入端CLOCKB，一第一启动信号输入端STVA，一第二启动信号输入端STVB，以及一驱动信号输出端VOUT，一参考电平结点N(i)。

该移位寄存单元S1的第一电平输入端VCIN连接至外部电路以接收第一电平信号VC1；该移位寄存单元S1的第二电平输入端VCINB连接至外部电路以接收第二电平信号VC2；该移位寄存单元S1的低电平输入端VGL连接至外部电路以接收低电平信号；该移位寄存单元S1的第一时钟脉冲信号输入端CLOCK用于接收时钟脉冲信号CLK；该移位寄存单元S1的第二时钟脉冲信号输入端CLOCKB用于接收反向时钟脉冲信号CLKB；该移位寄存单元S1的第一启动信号输入端STVA用于接收一外部的启动脉冲STV1；该移位寄存单元S1的第二启动信号输入端STVB连接至后一级移位寄存单元S2的参考电平结点N2；该移位寄存单元S1的驱动信号输出端VOUT用于输出一电平信号OUT1至外部电路；该移位寄存单元S1的参考电平结点N1连接至后一级移位寄存单元S2的第一启动信号输入端STVA。

该移位寄存单元S(n)(n为大于1的偶数，且n小于m)的第一电平输入端VCIN连接至外部电路以接收第一电平信号VC1；该移位寄存单元S(n)的第二电平输入端VCINB连接至外部电路以接收第二电平信号VC2；该移位寄存单元S(n)的低电平输入端VGL连接至外部电路以接收低电平信号；该移位寄存单元S(n)的第一时钟脉冲信号输入端CLOCK用于接收反向时钟脉冲信号CLKB；该移位寄存单元S(n)的第二时钟脉冲信号输入端CLOCKB用于接收时钟脉冲信号CLK；该移位寄存单元S(n)的第一启动信号输入端STVA连接至前一级移位寄存单元S(n-1)的参考电平结点N(n-1)；该移位寄存单元S(n)的第二启动信号输入端STVB连接至后一级移位寄存单元S(n+1)的参考电平结点N(n+1)；该移位寄存单元S(n)的驱动信号输出端VOUT用于输出一电平信号OUT(n)至外部电路；该移位寄存单元S(n)的参考电平结点N(n)连接至后一级移位寄存单元S(n+1)的第一启动信号输入端STVA，并连接到前一级移位寄存单元S(n-1)的第二启动信号输入端STVB。

该移位寄存单元S(p)(p为大于1的奇数，且p小于m)的第一电平输入端VCIN连接至外部电路以接收第一电平信号VC1；该移位寄存单元S(p)的第二电平输入端VCINB连接至外部电路以接收第二电平信号VC2；该移位寄存单元S(p)的低电平输入端VGL连接至外部电路以接收低电平信号；该移位寄存单元S(p)的第一时钟脉冲信号输入端CLOCK用于接收时钟脉冲信号CLK；该移位寄存单元S(p)的第二时钟脉冲信号输入端CLOCKB用于接收时钟脉冲信号CLKB；该移位寄存单元S(p)的第一启动信号输入端STVA连接至前一级移位寄存单元S(p-1)的参考电平结点N(p-1)；该移位寄存单元S(p)的第二启动信号输入端STVB连接至后一级移位寄存单元S(p+1)的参考电平结点N(p+1)；该移位寄存单元S(p)的驱动信号输出端VOUT用于输出一电平信号OUT(p)至外部电路；该移位寄存单元S(p)的参考电平结点N(p)连接至后一级移位寄存单元S(p+1)的第一启动信号输入端STVA，并连接到前一级移位寄存单元S(p-1)的第二启动信号输入端STVB。

该移位寄存单元S(m)的第一电平输入端VCIN连接至外部电路以接收第一电平信号VC1；该移位寄存单元S(m)的第二电平输入端VCINB连接至外部电路以接收第二电平信号VC2；该移位寄存单元S(m)的低电平输入端VGL连接至外部电路以接收低电平信号；该移位寄存单元S(m)的第一启动信号输入端STVA连接至前一级移位寄存单元S(m-1)的参考电平结点N(m-1)；该移位寄存单元S(m)的驱动信号输出端VOUT用于输出一电平信号OUT(m)至外部电路；该移位寄存单元S(m)的第二启动信号输入端STVB用于接收一外部的启动脉冲STV2。当m为奇数时，该移位寄存单元S(m)的第一时钟脉冲信号输入端CLOCK用于接收时钟脉冲信号CLK；该移位寄存单元S(m)的第二时钟脉冲信号输入端CLOCKB用于接收反向时钟脉冲信号CLKB。当m为偶数时，该移位寄存单元S(m)的第一时钟脉冲信号输入端CLOCK用于接收反向时钟脉冲信号CLKB；该移位寄存单元S(m)的第二时钟脉冲信号输入端CLOCKB用于接收时钟脉冲信号CLK。

参见图3，上述栅极驱动电路10的每一个移位寄存单元S(i)包括一个开关单元11、一个预充电单元12、一个脉冲信号输出单元13、一个低电平信号控制单元14以及一个驱动信号输出端VOUT。

该开关单元11包括第一晶体管M1、第二晶体管M2、第三晶体管M3及第四晶体管M4。该移位寄存单元S(i)的第一电平输入端VCIN经由第二晶体管M2的漏极和源极、第一晶体管M1的漏极和源极连接至第一启动信号输入端STVA。该移位寄存单元S(i)的该第二电平输入端VCINB经由第四晶体管M4的漏极和源极、第三晶体管M3的漏极和源极连接至第二启动信号输入端STVB。该第一晶体管M1的栅极连接至第一启动信号输入端STVA。该第三晶体管M3的栅极连接至第二启动信号输入端STVB。该第一晶体管M1的漏极、第二晶体管M2的源极、第三晶体管M3的漏极及第四晶体管M4的源极相互连接而形成一充电电平结点(图未示)。

该第二晶体管M2的栅极连接至后一级移位寄存单元的驱动信号输出端VOUT(特例：第m个移位寄存单元的第二晶体管M2的栅极连接至第二启动信号输入端STVB)，该第四晶体管M4的栅极连接至前一级移位寄存单元的驱动信号输出端VOUT(特例：第一个移位寄存单元的第四晶体管M4的栅极连接至第一启动信号输入端STVA)。

当第二电平输入端VCINB提供高电平时候，该第四晶体管M4的栅极用于接收该至少一外部启动信号，一旦第四晶体管M4接收到的外部启动信号反转为高电平时，该第四晶体管M4便可导通，从而该第四晶体管M4的漏极所接收到的第二电平输入端VCINB的高电平便可到达上述充电电平结点，以用于向预充电单元12输出高电平。

当第一电平输入端VCIN提供高电平时候，该第二晶体管M2的栅极用于接收该至少一外部启动信号，一旦第二晶体管M2接收到的外部启动信号反转为高电平时，该第二晶体管M2便可导通，从而该第二晶体管M2的漏极所接收到的第一电平输入端VCIN的高电平便可到达上述充电电平结点，以用于向预充电单元12输出高电平。

该预充电单元12包括第二电容C2、第六晶体管M6，及第十晶体管M10。该第二电容C2的一个电极与第六晶体管M6的漏极相连接，以用于接收开关单元11输出的高电平。该第二电容C2的另一个电极与第六晶体管M6的源极相连，且该另一个电极还经由第十晶体管M10的源极和漏极接至低电平输入端VGL以接收低电平。该第六晶体管M6的栅极连接至第一时钟脉冲信号输入端CLOCK，该第十晶体管M10的栅极连接至第二时钟脉冲信号输入端CLOCKB。

当第六晶体管M6的栅极接收到第一时钟脉冲信号输入端CLOCK的时钟脉冲信号为低电平、而第十晶体管M10的栅极接收到第二时钟脉冲信号输入端CLOCKB的反向时钟脉冲信号为高电平时，该第六晶体管M6截止而第十晶体管M10导通，该第二电容C2被开关单元11提供的高电平充电。

当第六晶体管M6的栅极接收到第一时钟脉冲信号输入端CLOCK的时钟脉冲信号为高电平、而第十晶体管M10的栅极接收到第二时钟脉冲信号输入端CLOCKB的反向时钟脉冲信号为低电平时，该第六晶体管M6导通而第十晶体管M10截止，该第二电容C2放电。

该脉冲信号输出单元13包括第八晶体管M8，该第八晶体管M8的源极连接至第一时钟脉冲信号输入端CLOCK，该第八晶体管M8的漏极连接至驱动信号输出端VOUT，该第八晶体管M8的栅极与预充电单元12相连以在预充电单元12被预充电后被拉升至高电平而使得该第八晶体管M8导通，进而将该第一时钟脉冲信号输入端CLOCK的信号输出至驱动信号输出端VOUT。

该低电平信号控制单元14包括第五晶体管M5、第七晶体管M7、第九晶体M9、第十一晶体管M11以及第一电容C1。

该移位寄存单元的驱动信号输出端VOUT经由该第十一晶体管M11的源极和漏极连接至低电平，该第十一晶体管M11的栅极连接至第二时钟脉冲信号输入端CLOCKB。该第十一晶体管M11在预充电单元12放电完毕后、且第二时钟脉冲信号输入端CLOCKB为高电平时导通并将驱动信号输出端VOUT拉至一低电平。

该第七晶体管M7的栅极与预充电单元12相连以在预充电单元12放电完毕前导通，该第五晶体管M5的栅极经由该第七晶体管M7的漏极和源极连接至该第一时钟脉冲信号输入端CLOCK以在预充电单元12被放电完毕前导通，该第九晶体管M9的栅极经由第五晶体管M5的漏极和源极连接至低电平输入端VGL以在预充电单元12被放电完毕前被拉至低电平而截止。

该第七晶体管M7在预充电单元放电完毕后截止，进而第五晶体管M5截止，该驱动信号输出端VOUT经由该第九晶体管M9的源极和漏极连接至低电平输入端VGL以接收低电平，且该第九晶体管M9的栅极经由第一电容C1连接至该第一时钟脉冲信号输入端CLOCK，从而当预充电单元12放电完毕后、且第一时钟脉冲信号输入端CLOCK为高电平时该第九晶体管M9的栅极被拉至高电平而导通，进而将驱动信号输出端VOUT拉至一低电平。

需要说明的是，各移位寄存单元S(i)的第一至第十一晶体管M1、M2…M10、M11均为N型薄膜晶体管。

当然，基于简化电路结构的考量，因为所述第十晶体管M10与第十一晶体管M11的电路连接关系相同，且二者的功能可通过同一个晶体管实现，因此可省略图2所示的第十一晶体管M11，从而通过第十晶体管M10同时实现原第十一晶体管M11在低电平信号控制单元14中的作用。

图4所示即为利用省略第十一晶体管M11的移位寄存单元构建的栅极驱动电路结构示意图。请一并参见图5，是栅极驱动电路10进行下扫操作(按S1、S2…S(m)的顺序依次向外部电路输出一高电平)的工作时序示意图。该种工作状态下，外部启动脉冲STV2以及第一电平信号VC1恒定为低电平，第二电平信号VC2恒定为高电平。

(a)在T0之前的时段，外部启动脉冲STV1、时钟脉冲信号CLK以及反向时钟脉冲信号CLKB均为低电平。该时段为初始状态，各移位寄存单元S1、S2…S(m)的驱动信号输出端VOUT输出的电平信号OUT1、OUT2、OUT3…此时段均为低电平。

(b)在T0时段，外部启动脉冲STV1为高电平，时钟脉冲信号CLK为低电平，反向时钟脉冲信号CLKB为高电平。移位寄存单元S1、S2…S(m)均输出低电平。

对于移位寄存单元S1而言，由于反向时钟脉冲信号CLKB为高电平，移位寄存单元S1的第十晶体管M10导通，移位寄存单元S1的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S1的驱动信号输出端VOUT被拉至低电平，其输出的电平信号OUT1在T1时段为低电平。

此外，由于T1时刻外部启动脉冲STV1为高电平，移位寄存单元S1的第一晶体管M1、M4导通，从而第二电平信号VC2通过第四晶体管M4的漏极和源极对移位寄存单元S1的第二电容C2充电。同时，由于第二电容C2被充电时第七晶体管M7的栅极被拉至高电平，该第七晶体管M7导通，此刻，时钟脉冲信号CLK通过第七晶体管M7的源极和漏极把移位寄存单元S1的参考电平结点N1拉至低电平。

对于移位寄存单元S(p)(p为大于1的奇数，且p小于m)而言，同样由于反向时钟脉冲信号CLKB为高电平，移位寄存单元S(p)的第十晶体管M10导通，移位寄存单元S(p)的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S(p)的驱动信号输出端VOUT被拉至低电平，移位寄存单元S(p)输出的电平信号OUT(p)在T1时段为低电平。此时刻，移位寄存单元S(p)的第二电容C2还均未被充电，且其参考电平结点N(p)为低电平。

对于移位寄存单元S(n)(n为大于1的偶数，且n小于m)而言，由于移位寄存单元S(n)的前、后级移位寄存单元的驱动信号输出端VOUT均输出低电平，且移位寄存单元S(n)的前、后级移位寄存单元的参考电平结点为低电平，因此移位寄存单元S(n)的第二电容C2均未被充电且移位寄存单元S(n)的驱动信号输出端VOUT的电平信号OUT(n)为低电平。

对于移位寄存单元S(m)而言，m为大于1的奇数或偶数，因此移位寄存单元S(m)的输出情况与S(p)或者S(n)相同，其驱动信号输出端VOUT的电平信号OUT(m)为低电平。

(c)在T2时段，外部启动脉冲STV1为低电平，时钟脉冲信号CLK为高电平，反向时钟脉冲信号CLKB为低电平。移位寄存单元S1输出高电平，其他移位寄存单元均输出低电平。

对于移位寄存单元S1而言，由于反向时钟脉冲信号CLKB为低电平，移位寄存单元S1的第十晶体管M10截止，移位寄存单元S1的驱动信号输出端VOUT不再被拉至低电平；因为T1时段第二电容C2已被充电，从而第七、第八晶体管M7、M8导通，时钟脉冲信号CLK为高电平并通过第八晶体管M8的源极和漏极将驱动信号输出端VOUT拉升至高电平，驱动信号输出端VOUT的电平信号OUT1在T2时刻为高电平。

此外，由于时钟脉冲信号CLK为高电平，移位寄存单元S1的第六晶体管M6导通，此时移位寄存单元S1的第二电容C2通过第六晶体管M6的漏极和栅极放电。同时，时钟脉冲信号CLK通过移位寄存单元S1第七晶体管M7的源极和漏极直接将参考电平结点N1拉升至高电平，进而致使移位寄存单元S1的第五晶体管M5导通，移位寄存单元S1的第九晶体管M9因其栅极被连接至低电平输入端VGL而截止。

对于移位寄存单元S2而言，由于移位寄存单元S2的第十晶体管M10栅极接收到的时钟脉冲信号CLK为高电平，从而第十晶体管M10导通，移位寄存单元S2的驱动信号输出端VOUT输出的电平信号OUT2被拉至低电平。另外，由于此时刻移位寄存单元S1的驱动信号输出端VOUT输出的电平信号OUT1为高电平，因此移位寄存单元S2的第四晶体管M4导通，第二电平信号VC2通过第四晶体管M4的漏极和源极对移位寄存单元S2的第二电容C2充电。此外，由于移位寄存单元S2的第二电容C2被充电时第七晶体管M7的栅极被拉至高电平，该第七晶体管M7导通，此刻，时钟脉冲信号CLK通过第七晶体管M7的源极和漏极把参考电平结点N2拉至低电平。

对于移位寄存单元S(n)(n为大于1的偶数，且n小于m)而言，同样由于时钟脉冲信号CLK为高电平，移位寄存单元S(n)的第十晶体管M10导通，移位寄存单元S(n)的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S(n)的驱动信号输出端VOUT被拉至低电平而输出低电平，电平信号OUT(n)在T2时段为低电平。此外，移位寄存单元S(n)的第二电容C2均未被充电，且其参考电平结点N(n)为低电平。

对于移位寄存单元S(p)(p为大于1的奇数，且p小于m)而言，由于其前、后级移位寄存单元的驱动信号输出端VOUT均输出低电平，且移位寄存单元S(p)的前、后级移位寄存单元的参考电平结点为低电平，因此移位寄存单元S(p)的第二电容C2均未被充电且移位寄存单元S(p)的驱动信号输出端VOUT输出的电平信号OUT(p)为低电平。

移位寄存单元S(m)的输出情况与S(n)或者S(p)相同，其驱动信号输出端VOUT的电平信号OUT(m)为低电平。

(d)在T3时段，外部启动脉冲STV1为低电平，时钟脉冲信号CLK为低电平，反向时钟脉冲信号CLKB为高电平。移位寄存单元S2输出高电平，其他移位寄存单元均输出低电平。

对于移位寄存单元S1而言，由于反向时钟脉冲信号CLKB反转为高电平，移位寄存单元S1的第十晶体管M10再次导通，移位寄存单元S1的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S1的驱动信号输出端VOUT被拉回低电平，其输出的电平信号OUT1在T3时段为低电平。

此外，由于时钟脉冲信号CLK为低电平，且在T2时段移位寄存单元S1的第二电容C2已被放电，从而移位寄存单元S1的第六、第七、第八晶体管M6、M7、M8均截止，第九晶体管M9的栅极经由第一电容C1被连接至时钟脉冲信号CLK，T3时段移位寄存单元S1的第九晶体管M9仍保持截止。

对于移位寄存单元S2而言，由于时钟脉冲信号CLK为低电平，移位寄存单元S2的第十晶体管M10截止，移位寄存单元S2的驱动信号输出端VOUT不再被拉至低电平；因为T2时段第二电容C2已被充电，从而第七、第八晶体管M7、M8导通，反向时钟脉冲信号CLKB为高电平并通过第八晶体管M8的源极和漏极将驱动信号输出端VOUT拉升至高电平，驱动信号输出端VOUT的电平信号OUT2在T3时刻为高电平。

此外，由于反向时钟脉冲信号CLKB为高电平，移位寄存单元S2的第六晶体管M6导通，此时移位寄存单元S2的第二电容C2通过第六晶体管M6的漏极和栅极放电。同时，反向时钟脉冲信号CLKB通过移位寄存单元S2第七晶体管M7的源极和漏极直接将参考电平结点N2拉升至高电平，进而致使移位寄存单元S2的第五晶体管M5导通，移位寄存单元S2的第九晶体管M9因其栅极被连接至低电平输入端VGL而截止。

对于移位寄存单元S3而言，由于移位寄存单元S3的第十晶体管M10栅极接收到的反向时钟脉冲信号CLKB为高电平，从而第十晶体管M10导通，移位寄存单元S3的驱动信号输出端VOUT输出的电平信号OUT3被拉至低电平。另外，由于此时刻移位寄存单元S2的驱动信号输出端VOUT输出的电平信号OUT2为高电平，因此移位寄存单元S3的第四晶体管M4导通，第二电平信号VC2通过第四晶体管M4的漏极和源极对移位寄存单元S3的第二电容C2充电。此外，由于移位寄存单元S3的第二电容C2被充电时第七晶体管M7的栅极被拉至高电平，该第七晶体管M7导通，此刻，时钟脉冲信号CLK通过第七晶体管M7的源极和漏极把参考电平结点N3拉至低电平。

对于移位寄存单元S(p)而言，当p大于3时，由于反向时钟脉冲信号CLKB为高电平，移位寄存单元S(p)的第十晶体管M10导通，移位寄存单元S(p)的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S(p)的驱动信号输出端VOUT被拉至低电平而输出低电平，电平信号OUT(p)在T3时段为低电平。此外，移位寄存单元S(p)的第二电容C2均未被充电，且其参考电平结点N(p)为低电平。

对于移位寄存单元S(n)而言，当n大于2时，由于其前、后级移位寄存单元的驱动信号输出端VOUT均输出低电平，且移位寄存单元S(n)的前、后级移位寄存单元的参考电平结点为低电平，因此移位寄存单元S(n)的第二电容C2均未被充电且移位寄存单元S(n)的驱动信号输出端VOUT输出的电平信号OUT(n)为低电平。

移位寄存单元S(m)的输出情况与S(p)或者S(n)相同，其驱动信号输出端VOUT的电平信号OUT(m)为低电平。

(d)在T4时段，外部启动脉冲STV1为低电平，时钟脉冲信号CLK为高电平，反向时钟脉冲信号CLKB为低电平。移位寄存单元S3输出高电平，其他移位寄存单元均输出低电平。

对于移位寄存单元S1而言，由于外部启动脉冲STV1在T4时段继续为低电平，从而移位寄存单元S1的第二电容C2不能被充电，因此第七晶体管M7不能导通，即使T4时段时钟脉冲信号CLK反转为高电平，第五晶体管M5也无法被导通，故，此时第九晶体管M9的栅极无法连接至低电平输入端VGL而经由第一电容C1连接至时钟脉冲信号CLK，从而第九晶体管M9的栅极被拉升至高电平，第九晶体管M9导通，移位寄存单元S1的驱动信号输出端VOUT经由第九晶体管M9的源极和漏极连接至低电平输入端VGL，移位寄存单元S1的驱动信号输出端VOUT被拉回低电平，其输出的电平信号OUT1在T4时段仍为低电平。

对于移位寄存单元S2而言，由于时钟脉冲信号CLK为高电平，移位寄存单元S2的第十晶体管M10导通，移位寄存单元S2的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S2的驱动信号输出端VOUT被拉至低电平，移位寄存单元S2输出的电平信号OUT2在T4时段为低电平。此时刻，移位寄存单元S2的第二电容C2未被充电，且其参考电平结点N2为低电平。

对于移位寄存单元S3而言，由于反向时钟脉冲信号CLKB为低电平，移位寄存单元S3的第十晶体管M10截止，移位寄存单元S3的驱动信号输出端VOUT不再被拉至低电平；因为T3时段第二电容C2已被充电，从而第七、第八晶体管M7、M8导通，时钟脉冲信号CLK为高电平并通过第八晶体管M8的源极和漏极将驱动信号输出端VOUT拉升至高电平，驱动信号输出端VOUT的电平信号OUT3在T4时刻为高电平。

此外，由于时钟脉冲信号CLK为高电平，移位寄存单元S3的第六晶体管M6导通，此时移位寄存单元S3的第二电容C2通过第六晶体管M6的漏极和栅极放电。同时，时钟脉冲信号CLK通过移位寄存单元S3第七晶体管M7的源极和漏极直接将参考电平结点N3拉升至高电平，进而致使移位寄存单元S3的第五晶体管M5导通，移位寄存单元S3的第九晶体管M9因其栅极被连接至低电平输入端VGL而截止。

对于移位寄存单元S4而言，由于移位寄存单元S4的第十晶体管M10栅极接收到的时钟脉冲信号CLK为高电平，从而第十晶体管M10导通，移位寄存单元S4的驱动信号输出端VOUT输出的电平信号OUT4被拉至低电平。另外，由于此时刻移位寄存单元S3的驱动信号输出端VOUT输出的电平信号OUT3为高电平，因此移位寄存单元S4的第四晶体管M4导通，第二电平信号VC2通过第四晶体管M4的漏极和源极对移位寄存单元S4的第二电容C2充电。此外，由于移位寄存单元S4的第二电容C2被充电时第七晶体管M7的栅极被拉至高电平，该第七晶体管M7导通，此刻，时钟脉冲信号CLK通过第七晶体管M7的源极和漏极把参考电平结点N4拉至低电平。

对于移位寄存单元S(n)而言，针对于n大于4的情况，同样由于时钟脉冲信号CLK为高电平，移位寄存单元S(n)(n＞4)的第十晶体管M10导通，移位寄存单元S(n)(n＞4)的驱动信号输出端VOUT直接与低电平输入端VGL相连，因此移位寄存单元S(n)(n＞4)的驱动信号输出端VOUT被拉至低电平而输出低电平，电平信号OUT(n)(n＞4)在T4时段为低电平。此外，移位寄存单元S(n)(n＞4)的第二电容C2均未被充电，且其参考电平结点N(n)(n＞4)为低电平。

对于移位寄存单元S(p)而言，针对于p大于5的情况，由于其前、后级移位寄存单元的驱动信号输出端VOUT均输出低电平，且移位寄存单元S(p)(p＞5)的前、后级移位寄存单元的参考电平结点为低电平，因此移位寄存单元S(p)(p＞5)的第二电容C2均未被充电且移位寄存单元S(p)(p＞5)的驱动信号输出端VOUT输出的电平信号OUT(p)(p＞5)为低电平。

移位寄存单元S(m)的输出情况与S(n)(n＞4)或者S(p)(p＞5)相同，其驱动信号输出端VOUT的电平信号OUT(m)为低电平。

(e)依次类推，在T5~T(m)时段，移位寄存单元S4~S(m)的驱动信号输出端VOUT依次输出一高电平到外部电路。

请一并参见图6，是栅极驱动电路10进行上扫操作(按S(m)、S(m-1)…S(1)的顺序依次向外部电路输出一高电平)的工作时序示意图。该种工作状态下，外部启动脉冲STV1以及第二电平信号VC2恒定为低电平，第一电平信号VC1恒定为高电平。

与前叙相同的原理，在T1、T2、T3…时段，该m个移位寄存单元S(m)~S1的驱动信号输出端VOUT依次输出一高电平到外部电路，在此不再赘述。

所述栅极驱动电路10可从移位寄存单元S1至移位寄存单元S(m)的驱动信号输出端依次输出一高电平到外部电路，也可从移位寄存单元S(m)至移位寄存单元S1的驱动信号输出端依次输出一高电平到外部电路，该双向传输功能可使该栅极驱动电路10在搭配不同面板时有更多弹性空间。

需要说明的是，栅极驱动电路10两端的移位寄存单元S1和S(m)可作为Dummy级不作输出之用，而仅将移位寄存单元S2、S3…S(m-1)用作脉冲信号的输出。

另外，本领域技术人员还可于本发明精神内做其它变化，以用于本发明的设计，只要其不偏离本发明的技术效果均可。这些依据本发明精神所做的变化，都应包含在本发明所要求保护的范围之内。

Claims (13)

1.一种移位寄存电路，其包括一个开关单元、一个预充电单元、一个脉冲信号输出单元、一个低电平信号控制单元以及一个驱动信号输出端，

该开关单元用于接收至少一外部启动信号和一高电平，该开关单元在该至少一外部启动信号为高电平时开启并将该高电平输出至该预充电单元；

该预充电单元用于接收一时钟脉冲信号和一反向时钟脉冲信号，该预充电单元在接收到的反向时钟脉冲信号为高电平时开始被该开关单元提供的该高电平预充电，该预充电单元在接收到的时钟脉冲信号为高电平时开始放电；

该脉冲信号输出单元用于接收该时钟脉冲信号，并在预充电单元被预充电以后、放电完成之前将该时钟脉冲信号输出至驱动信号输出端；

该低电平信号控制单元用于接收一时钟脉冲信号和反向时钟脉冲信号，并在预充电单元放电完毕后根据反向时钟脉冲信号的高电平和时钟脉冲信号的高电平交替将驱动信号输出端拉至一低电平。

2.如权利要求1所述的移位寄存电路，其特征在于，该开关单元包括第一晶体管、第二晶体管、第三晶体管及第四晶体管，

所述第一晶体管的漏极、第二晶体管的源极、第三晶体管的漏极及第四晶体管的源极相互连接，以用于向预充电单元输出高电平；该第四晶体管的栅极用于接收该至少一外部启动信号，该第四晶体管的漏极用于接收该高电平。

3.如权利要求1所述的移位寄存电路，其特征在于，该预充电单元包括第二电容、第六晶体管，及第十晶体管，该第二电容的一个电极与第六晶体管的漏极相连接，以用于接收开关单元输出的高电平；该第二电容的另一个电极与第六晶体管的源极相连，该第二电容的另一个电极还经由第十晶体管的源极和漏极接至低电平；该第六晶体管的栅极用于接收该时钟脉冲信号，该第十晶体管的栅极用于接收该反向时钟脉冲信号。

4.如权利要求3所述的移位寄存电路，其特征在于，当时钟脉冲信号为低电平而反时钟脉冲信号为高电平时，该第六晶体管截止进而阻断第二电容两个电极之间的连接，该预充电单元的第二电容与第六晶体管漏极相连的一个电极接收到该开关单元提供的高电平，该第十晶体管导通而将第二电容的另一个电极连接至低电平，使第二电容的两个电极分别连接高电平和低电平而被预充电。

5.如权利要求3所述的移位寄存电路，其特征在于，当时钟脉冲信号为高电平而反向时钟脉冲信号为低电平时，该第六晶体管导通而使第二电容的两个电极电连接，第二电容被放电。

6.如权利要求1所述的移位寄存电路，其特征在于，该脉冲信号输出单元包括第八晶体管，该第八晶体管的源极用于接收该时钟脉冲信号，该第八晶体管的漏极连接至该移位寄存单元电路的驱动信号输出端，该第八晶体管的栅极与预充电单元相连以在预充电单元被预充电后被拉升至高电平而使得该第八晶体管导通，进而将该时钟脉冲信号输出至驱动信号输出端。

7.如权利要求1所述的移位寄存电路，其特征在于，该低电平信号控制单元包括第十一晶体管，该移位寄存单元的驱动信号输出端经由该第十一晶体管的源极和漏极连接至低电平，该第十一晶体管的栅极用于接收该反向时钟脉冲信号，从而该第十一晶体管在预充电单元放电完毕后、且反向时钟脉冲信号为高电平时导通并将驱动信号输出端拉至一低电平。

8.如权利要求1所述的移位寄存电路，其特征在于，该低电平信号控制单元还包括第九晶体管，该移位寄存单元的驱动信号输出端经由该第九晶体管的源极和漏极连接至低电平，该第九晶体管在预充电单元放电完毕后、且时钟脉冲信号为高电平时导通并将驱动信号输出端拉至一低电平。

9.如权利要求8所述的移位寄存电路，其特征在于，该低电平信号控制单元还包括第五晶体管、第七晶体管及第一电容，

该第七晶体管的栅极与预充电单元相连以在预充电单元放电完毕前导通，该第五晶体管的栅极经由该第七晶体管的漏极和源极连接至该时钟脉冲信号以在预充电单元被放电完毕前导通，该第九晶体管的栅极经由第五晶体管的漏极和源极连接至低电平以在预充电单元被放电完毕前被拉至低电平而截止；

该第七晶体管在预充电单元放电完毕后截止，进而第五晶体管截止，该第九晶体管的栅极经由第一电容连接至该时钟脉冲信号，从而当预充电单元放电完毕后、且时钟脉冲信号为高时该第九晶体管栅极被拉至高电平而导通，进而将驱动信号输出端拉至一低电平。

10.一种栅极驱动电路，其特征在于，该栅极驱动电路包括依次电连接的m(m为大于1的整数)个移位寄存单元，

第一个移位寄存单元包括：

一第一电平输入端，用于接收第一电平信号，

一第二电平输入端，用于接收第二电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第一启动信号输入端，用于接收外部的第一启动脉冲信号，

一驱动信号输出端，用于输出一第一驱动信号，

一第二启动信号输入端，其耦合于第二个移位寄存单元的参考电平结点；

一参考电平结点，其连接至后一级移位寄存单元的第一启动信号输入端；

第n(n为大于1的偶数，且n小于m)个移位寄存单元包括：

一第一电平输入端，用于接收第二电平信号，

一第二电平输入端，用于接收第一电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第一启动信号输入端，其耦合于第(n-1)个移位寄存单元的参考电平结点，

一第二启动信号输入端，其耦合于第(n+1)个移位寄存单元的参考电平结点，

一驱动信号输出端，用于输出一第n驱动信号；

第p(p为大于1的奇数，且p小于m)个移位寄存单元包括：

一第一电平输入端，用于接收第一电平信号，

一第二电平输入端，用于接收第二电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第一启动信号输入端，其耦合于第(p-1)个移位寄存单元的参考电平结点，

一第二启动信号输入端，其耦合于第(p+1)个移位寄存单元的参考电平结点，

一驱动信号输出端，用于输出一第p驱动信号；

第m个移位寄存单元包括：

一第一电平输入端，用于接收第一电平信号，

一第二电平输入端，用于接收第二电平信号，

一低电平输入端，用于接收外部的低电平信号，

一第一时钟脉冲信号输入端，用于接收时钟脉冲信号，

一第二时钟脉冲信号输入端，用于接收反向时钟脉冲信号，

一第一启动信号输入端，其耦合于第(m-1)个移位寄存单元的参考电平结点，

一第二启动信号输入端，用于接收外部的第二启动脉冲信号，

一驱动信号输出端，用于输出一第m驱动信号。

11.如权利要求10所述的栅极驱动电路，其特征在于，所述第n个移位寄存单元及第p个移位寄存单元中的每一个移位寄存单元进一步包括一个第一晶体管、一个第二晶体管、一个第三晶体管、一个第四晶体管、一个第五晶体管、一个第六晶体管、一个第七晶体管、一个第八晶体管、一个第九晶体管、一个第十晶体管、一个第一电容和一个第二电容，

该第一电平输入端经由第二晶体管的漏极和源极、该第一晶体管的漏极和源极连接到前一级移位寄存单元的输出端；

该第二电平输入端经由第四晶体管的漏极和源极、第三晶体管的漏极和源极连接至后一级移位寄存单元的输出端；

第一晶体管的栅极连接至该级移位寄存单元的第一启动信号输入端；

第三晶体管的栅极连接至该级移位寄存单元的第二启动信号输入端；

第二晶体管的栅极连接至后一级移位寄存单元的驱动信号输出端；

第四晶体管的栅极连接至前一级移位寄存单元的驱动信号输出端；

第一晶体管的漏极、第三晶体管的漏极、第二晶体管的源极、第四晶体管的源极均连接至第六晶体管的漏极及第七、第八晶体管的栅极；

第六晶体管的栅极与第一时钟脉冲信号输入端相连；

该第一时钟脉冲信号输入端经由第一电容、第五晶体管的漏极和源极连接至低电平输入端；该第一时钟脉冲信号输入端经由第一电容、连接至第九晶体管的栅极；该第一时钟脉冲信号输入端经由第七晶体管的源极、漏极连接至第五晶体管的栅极；该第一时钟脉冲信号输入端经由第八晶体管的源极、漏极以及第九晶体管的源极、漏极连接至低电平输入端；

该级移位寄存单元的驱动信号输出端与其第六晶体管的源极相连，并经由第二电容连接至第七、第八晶体管的栅极，经由第十晶体管的源极和漏极连接至低电平输入端；

第十晶体管的栅极连接至第二时钟脉冲信号输入端。

12.如权利要求10所述的栅极驱动电路，其特征在于，所述第一个移位寄存单元进一步包括一个第一晶体管、一个第二晶体管、一个第三晶体管、一个第四晶体管、一个第五晶体管、一个第六晶体管、一个第七晶体管、一个第八晶体管、一个第九晶体管、一个第十晶体管、一个第一电容和一个第二电容，其特征在于：

该第一电平输入端经由第二晶体管的漏极和源极、该第一晶体管的漏极和源极连接到前一级移位寄存单元的输出端；

该第二电平输入端经由第四晶体管的漏极和源极、第三晶体管的漏极和源极连接至后一级移位寄存单元的输出端；

第一晶体管的栅极连接至该级移位寄存单元的第一启动信号输入端；

第三晶体管的栅极连接至该级移位寄存单元的第二启动信号输入端；

第二晶体管的栅极连接至后一级移位寄存单元的驱动信号输出端；

第四晶体管的栅极连接至第一启动信号输入端；

第一晶体管的漏极、第三晶体管的漏极、第二晶体管的源极、第四晶体管的源极均连接至第六晶体管的漏极及第七、第八晶体管的栅极；

第六晶体管的栅极与第一时钟脉冲信号输入端相连；

该第一时钟脉冲信号输入端经由第一电容、第五晶体管的漏极和源极连接至低电平输入端；该第一时钟脉冲信号输入端经由第一电容、连接至第九晶体管的栅极；该第一时钟脉冲信号输入端经由第七晶体管的源极、漏极连接至第五晶体管的栅极；该第一时钟脉冲信号输入端经由第八晶体管的源极、漏极以及第九晶体管的源极、漏极连接至低电平输入端；

该级移位寄存单元的驱动信号输出端与其第六晶体管的源极相连，并经由第二电容连接至第七、第八晶体管的栅极，经由第十晶体管的源极和漏极连接至低电平输入端；

第十晶体管的栅极连接至第二时钟脉冲信号输入端。

13.如权利要求10所述的栅极驱动电路，其特征在于，所述第m个移位寄存单元进一步包括一个第一晶体管、一个第二晶体管、一个第三晶体管、一个第四晶体管、一个第五晶体管、一个第六晶体管、一个第七晶体管、一个第八晶体管、一个第九晶体管、一个第十晶体管、一个第一电容和一个第二电容，其特征在于：

该第一电平输入端经由第二晶体管的漏极和源极、该第一晶体管的漏极和源极连接到前一级移位寄存单元的输出端；

该第二电平输入端经由第四晶体管的漏极和源极、第三晶体管的漏极和源极连接至后一级移位寄存单元的输出端；

第一晶体管的栅极连接至该级移位寄存单元的第一启动信号输入端；

第三晶体管的栅极连接至该级移位寄存单元的第二启动信号输入端；

第二晶体管的栅极连接至第二启动信号输入端；

第四晶体管的栅极连接至前一级移位寄存单元的驱动信号输出端；

第一晶体管的漏极、第三晶体管的漏极、第二晶体管的源极、第四晶体管的源极均连接至第六晶体管的漏极及第七、第八晶体管的栅极；

第六晶体管的栅极与第一时钟脉冲信号输入端相连；

该第一时钟脉冲信号输入端经由第一电容、第五晶体管的漏极和源极连接至低电平输入端；该第一时钟脉冲信号输入端经由第一电容、连接至第九晶体管的栅极；该第一时钟脉冲信号输入端经由第七晶体管的源极、漏极连接至第五晶体管的栅极；该第一时钟脉冲信号输入端经由第八晶体管的源极、漏极以及第九晶体管的源极、漏极连接至低电平输入端；

该级移位寄存单元的驱动信号输出端与其第六晶体管的源极相连，并经由第二电容连接至第七、第八晶体管的栅极，经由第十晶体管的源极和漏极连接至低电平输入端；

第十晶体管的栅极连接至第二时钟脉冲信号输入端。

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