CN102081682A - 多层印刷电路板的布局方法 - Google Patents

Abstract

一种多层印刷电路板的布局方法，其中多层印刷电路板具有多个走线层。布局方法的步骤包括依据电路板概要，计算多层印刷电路板的每一走线层的一总面积；依据走线文件以及各层的总面积，计算多层印刷电路板每一走线层的一剩余面积率，以得到对应各走线层的剩余面积率；以及依据剩余面积率铺上至少一假点。

Description

多层印刷电路板的布局方法

技术领域

本发明涉及一种印刷电路板的布局方法，尤其涉及一种用于多层印刷电路板的布局方法。

背景技术

随着科技的进步，电子产品已成为日常生活中不可或缺的必需品。而随着电子产品的多功能化，单一的印刷电路板(Printed Circuit Board，PCB)所需提供的功能也随之增加。为了使印刷电路板维持在有限的大小并具有多种功能，多层印刷电路板的技术也随之因应而生。然而印刷电路板的层数愈多，电路布局(Layout)亦愈加繁琐复杂，且设计者花费在电路布局上的时间也愈多。

在印刷电路板的设计过程中，先期的计算机绘图设计是相当重要的作业之一。运用计算机绘制印刷电路板的作业又分为两部分，一个定位处理(placement)作业，另一个则是线路布局(layout)作业。线路布局工程师经常必须在繁复的走线(trace)、贯孔(VIA)以及接合组件接脚的连接垫(pad)之间找寻剩余的空间，以拉线完成布线路布局的作业。尤其是多层印刷电路板的布局设计，比单层印刷电路板的布局设计更还要复杂许多。

然而不恰当的线路布局，会使得印刷电路板在后期的工艺产生问题，进而使得有问题的印刷电路板无法被使用。在多层印刷电路板中，若板内的信号较集中于某一个走线层(trace layer)，则在制作印刷电路板时，易产生板弯或板翘的问题。这种板弯板翘的问题一般发生在压合工艺，或是需要有高温烘烤的工艺，例如绿工艺(或称防焊油墨工艺)或是文字工艺。

此外，被应用于高速信号的印刷电路板对于线路的阻抗必须仔细控管，而线路的厚度会对阻抗产生很大的影响。当印刷电路板的走线层的走线分布不均时，在镀铜工艺易产生线路的镀铜厚度不均的问题。分布较稀疏的走线于镀铜时会流经较多的电流，使得线路的厚度大于预期，进而使印刷电路板发生走线的阻抗不均的问题。

基于上述，现有技术的印刷电路板的布局方法具有在印刷电路板的后期工艺上易产生板弯板翘，或是镀铜厚度不均的问题。

发明内容

鉴于以上的问题，根据本发明的目的在于提供一种多层印刷电路板的布局方法。其计算印刷电路板的各走线层的一剩余面积率，并依据剩余面积率铺上至少一假点(dummy pad)，以使走线层具有均匀的镀铜面积(即走线与假点)。

根据本发明的一实施范例所适用的多层印刷电路板具有多个走线层。布局方法的步骤包括依据电路板概要(Board Outline)，计算多层印刷电路板的每一走线层的一总面积；依据走线文件(Trace File)以及各层的总面积，计算多层印刷电路板每一走线层的一剩余面积率，以得到对应各走线层的剩余面积率；以及依据剩余面积率铺上至少一假点(dummy pad)。

多层印刷电路的每一走线层具有至少一走线，而计算每一走线层的剩余面积率的步骤可包括：计算每一走线层的一占用面积；以及依据总面积与占用面积，计算每一走线层的剩余面积率。

根据本发明的一实施范例，计算走线层的占用面积的步骤可包括：计算走线层的走线所占有的一走线面积；计算走线层的走线所需的一走线安全面积；当走线层具有至少一导孔时，计算一导孔面积；当走线层具有至少一零件钻孔时，计算一零件钻孔面积；当走线层为多层印刷电路板的一外表面时，计算一零件垫面积；当走线层具有至少一破孔时，计算一破孔面积；以及根据走线面积、走线安全面积、导孔面积、零件钻孔面积、零件垫面积以及破孔面积，计算占用面积。其中计算走线层的走线所需的一走线安全面积的步骤可另包括：依据走线所使用的一信号类型，计算走线所需的走线安全面积。

而上述依据剩余面积率差铺上至少一假点的步骤可包括：当任两个走线层的剩余面积率的差大于一门坎值时，在具有较大的剩余面积率的走线层铺上假点。其中假点可为一铜箔区域。

综上所述，根据本发明的实施范例提供的多层印刷电路板的布局方法计算各走线层的剩余面积率，并依据剩余面积率铺上至少一假点(dummy pad)以使各走线层的走线量(金属涂层量)平均；进而避免印刷电路板在后期工艺中产生板弯板翘或是镀铜厚度不均的问题。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为根据本发明一实施范例的多层印刷电路板的剖面示意图；

图2A为根据本发明一实施范例的表层的走线层示意图；

图2B为根据本发明一实施范例的里层的走线层示意图；

图2C为根据本发明一实施范例的另一里层的走线层示意图；

图3为根据本发明一实施范例的主流程示意图；

图4为根据本发明一实施范例的电路板概要示意图；

图5为根据本发明一实施范例的步骤S110的流程示意图；

图6为根据本发明一实施范例的步骤S112的流程示意图；

图7为根据本发明一实施范例的走线文件、信号文件以及技术文件的示意图；

图8为根据本发明一实施范例的零件文件示意图；

图9A为根据本发明一实施范例的图2A铺上假点后的示意图；

图9B为根据本发明一实施范例的图2C铺上假点后的示意图；

图10A为根据本发明一实施范例的又一里层的走线层示意图；以及

图10B为根据本发明一实施范例的图11A铺上假点后的示意图。

其中，附图标记

20多层印刷电路板

21可布局区域

22板边区域

30，30a，30b，30c，30d，30e走线层

31走线

32导孔

33零件垫

34零件钻孔

35破孔

36假点(dummy pad)

40非走线层

50，50a，50b零件

70走线文件(Trace File)

71信号名称

72走线数据

80信号文件(Net File)

85技术文件(Technology File)

90零件文件(Component File)

d1线宽

d2线段的长度

d3线距

d4导孔的直径

d5零件钻孔的直径

d6破孔的直径

具体实施方式

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求范围及图式，任本领域技术人员可轻易地理解本发明相关的目的及优点。

根据本发明的一实施范例，多层印刷电路板的布局方法适用于一(multi-layer printed circuit board，multi-layer PCB)多层印刷电路板，具有多个走线层，亦可具有非走线层。请参考图1，其为根据本发明一实施范例的多层印刷电路板的剖面示意图。由图1可以见悉，本实施范例的多层印刷电路板20具有多个走线层30以及多个非走线层40。

多层印刷电路板20可以是四层板、六层板等具有至少两层基板的印刷电路板。而多层印刷电路板20的板材可以是环氧树脂(epoxy resin)、玻璃纤维(glass fiber)、电木(bakelite)、不织布料(non-woven fabric)或是玻璃布料(glasscloth)等材料或其混合物所制成。多层印刷电路板20所使用的金属涂层的成分则可以包括铜、锡或是银等导电性良好的金属。

走线层30具有至少一条走线(trace)31，其中走线31是为连接多层印刷电路板20中多个零件50(的接脚)、电源(Vcc)或是接地的线路。例如于图1中，走线31连接零件50a与零件50b。

走线层30可具有至少一导孔32，而导孔32是用以传递信号于不同走线层30之间。导孔32可借由将整个导孔32内部镀铜的方式，将位于不同层的走线31连接在一起。导孔32可以是贯孔(via)、盲孔(blind via)或是埋孔(buriedvias)，且其中贯孔贯穿整个多层印刷电路板20，而盲孔与埋孔只穿透多层印刷电路板20的其中几层。

更详细的说，盲孔是将内部的走线层30与表面的走线层30连接，不穿透整个多层印刷电路板20。埋孔则只连接内部的至少两个走线层30，故由多层印刷电路板20的表面是看不出来的。以下的实施范例的导孔32均以贯孔作为说明，但实际上导孔32亦可为盲孔或是埋孔。

非走线层40一般则为整面接Vcc或是接地，常用以隔离使用高速信号的走线层30。零件50则为PCB上所用的零组件，例如是电阻、集成电路(IntegratedCircuit，IC)或是发光二极管(Light-emitting diode，LED)等。零件50借由接脚(pin)与多层印刷电路板20之间传送与接收信号。虽零件50一般被配置于多层印刷电路板20的表层(例如图1的走线层30a与30e)，但在表面积不足以配置所有所需零件50时，零件50亦有可能被配置于多层印刷电路板20的内部。

如图1所绘示，走线层30包括走线层30a、走线层30b、走线层30c、走线层30d以及走线层30。而走线31借由导孔32经走线层30b与走线层30c，连接分别位于走线层30a与走线层30e的零件50a与零件50b。

请同时参照图2A、图2B以及图2C，其分别为根据本发明一实施范例的多层印刷多层板20的表层与里层的走线层示意图。如图2A所绘示，位于表层的走线层30可具有走线31、导孔32以及至少一零件垫(component pad)33。如上所述，走线31是为连接多层印刷电路板20中各零件50、电源或是接地的线路。而导孔32则用以传递信号于不同走线层30之间。

零件垫33是为组装于多层印刷多层板20的零件50或零件50的接脚与多层印刷多层板20相接触的部分。换句话说，借由零件垫33，零件50与多层印刷电路板20(的各走线31)上零件50之间传送与接收信号。零件50的接脚可以焊锡等方式形成零件垫33与多层印刷多层板20相连接。

而如图2B以及图2C所绘示，位于里层的走线层30可具有走线31、导孔32以及至少一零件钻孔(component hole)34。零件钻孔34是用以安置插件式零件，例如单排脚封装(Single In-line Package，SIP)或是双排脚封装(Dual In-linePackage，DIP)。这类型的零件50需要在多层印刷电路板20上钻孔，并在多层印刷电路板20的底层以焊锡固定。此外，于多层印刷电路板20的表层的走线层30亦可能具有零件钻孔34。

以下的实施例是以Mentor Graphics公司所开发的Mentor印刷电路板布局软件为例。Mentor提供一电路板概要、一走线文件(Trace File)、一信号文件(NetFile)、一技术文件(Technology File)以及一零件文件(Component File)，其中电路板概要是为此布局软件内的一图层。虽于本说明书中仅以Mentor举例说明，但本发明的范围并不限于此。基本上一般均能提供根据本发明的一实施范例的多层印刷电路板的布局方法所需的信息，故本领域技术人员即便使用其它印刷电路板布局软件，应亦能依本说明书据以实施。

接着请参照图3，其是为根据本发明一实施范例的主流程示意图。由图3可以见悉，多层印刷电路板的布局方法可包括步骤S100：依据电路板概要，计算多层印刷电路板的每一走线层的总面积；步骤S110：依据走线文件以及总面积，计算每一走线层的剩余面积率；以及步骤S120：依据剩余面积率铺上假点。

接下来说明如何由电路板概要计算总面积，而步骤S110以及步骤120的内容则容后详叙。

由前述的图2A、图2B以及图2C可以见悉，同一块多层印刷电路板20的不同走线层30(以及非走线层40)均具有相同的边缘形状，以及相同位置的导孔(贯孔)32与零件钻孔34。且由于多层印刷电路板20的每一层均有相同的边缘形状，故每一层具有相同的总面积。

请参照图4，其为根据本发明一实施范例的电路板概要示意图。布局工程师可在电路板概要此图层中定义多层印刷电路板20的边框的形状，以及一可布局区域21。实际上多层印刷电路板20具有一板边区域22，其中板边区域22用以定位等用途，而无法在板边区域22上进行布局。故可布局区域21的面积是为多层印刷电路板20的面积扣除板边区域22的面积。而电路板概要此图层提供多层印刷电路板20上任一点的坐标，亦即可提供多层印刷电路板20的边框的坐标，以及板边区域22的坐标。如此一来，即可以取得的边框与板边区域22的坐标信息，计算得到可布局区域21的面积，并以此做为总面积。

由步骤S100得到多层印刷电路板20的总面积之后，接下来步骤S110计算各走线层30的一剩余面积率。剩余面积率是指在可布局区域21之中，还能够用来进行布局的空间大小。请参照图5，其为根据本发明一实施范例的步骤S110的流程示意图。由图可知，步骤S110可包括步骤S112：计算每一走线层的占用面积；以及步骤S114：依据总面积与占用面积，计算每一走线层的剩余面积率。

以下说明如何根据走线文件、信号文件、技术文件以及零件文件，于步骤S112计算出每一走线层30的一占用面积。

请同时参考图2A、图2B、图6、图7以及图8，其中图6、图7以及图8分别为根据本发明一实施范例的步骤S112的流程示意图，走线文件、信号文件与技术文件的示意图，以及零件文件示意图。由图6可以见悉，步骤S112可包括步骤S131：计算走线所占有的走线面积；步骤S132：计算走线所需的走线安全面积；步骤S133：走线层具有至少一导孔；步骤S134：计算导孔面积；步骤S135：走线层具有至少一零件钻孔；步骤S136：计算零件钻孔面积；步骤S137：走线层为多层印刷电路板的外表面；步骤S138：计算零件垫面积；步骤S139：走线层具有至少一破孔；步骤S140：计算破孔面积；以及步骤S141：根据走线面积、走线安全面积、导孔面积、零件钻孔面积、零件垫面积以及破孔面积，计算占用面积。

首先于步骤S131，计算各走线层30的所有走线31所占的一走线面积。如图7所示，走线文件70中以一信号名称71分别纪录每一走线31的一走线数据72。一条完整的走线31的走线数据72依序纪录其走线31的两端点(可能是零件50的接脚、Vcc或是接地)之间，所有经过的线段以及导孔32的数据。

当走线数据72为走线31所经过的线段时，走线数据72纪录其线段的起始点所在的X轴坐标与Y轴坐标、所在的走线层30的编号，以及走线31的线宽d1。若走线数据72纪录的是走线31所经的导孔32，则后一项纪录的非是走线31的线宽d1，而是导孔32的直径大小。如此一来，于步骤S131中便能以坐标计算走线31的各线段的长度d2，再以各线段的长度d2与线宽d1得到走线31于各层中所占用的走线面积。

接着于步骤S132，依据走线31所承载的信号种类计算一走线安全面积。若走线31所承载的信号种类不同，就需要不同的走线安全面积。如图7所示，信号文件80纪录每一走线31上所承载的信号种类；而技术文件85则纪录每一种信号种类所需的线宽以及线距d3。再将走线31的各线段的长度以及两倍线距d3相乘，便可计算出此线段所对应的安全走线面积。

步骤S133逐一判断走线层30是否具有至少一个导孔32。若走线层30具有导孔32，则于步骤S134查阅走线文件70以得到各走线层30上所有导孔32的直径d4，并进一步求得一导孔面积。值得注意的是，导孔32的直径d4并非指导孔32的孔洞(hole)的直径，而是孔洞直径再加上孔洞周围的铜箔的直径。故导孔面积是为导孔32与其导通用铜箔合计所占的面积。此外，导孔32外围与其它走线31或导孔32之间，亦需要一导孔安全面积。而导孔安全面积的计算方法与走线安全面积相似。

于步骤S134得到导孔面积，或是当走线层30不具有任何导孔32时，于步骤S135判断走线层30是否具有至少一个零件钻孔34。由图8可以见悉，零件文件90中纪录每一零件50的一零件种类91。若走线层30具有至少一个零件钻孔34时，则查询零件文件90，再以零件种类91于一零件数据库中查询，即可得到每一零件50的零件钻孔34的直径d5，进而得到一零件钻孔面积。

与步骤S135以及步骤S136相似，步骤S137判断走线层30是否为多层印刷电路板20的表层，若是表层则代表走线层30具有至少一个零件垫33。则于步骤S138中，亦查询零件文件90以及零件数据库，以得到零件垫33所对应的零件50所使用的一零件垫面积。若多层印刷电路板20结构较为复杂，而有零件50被配置于多层印刷电路板20的内部时，亦依上数计算方式逐层计算零件50所占用的零件垫面积以及零件钻孔面积。

接着在步骤S140，取得每一走线层30的破孔35的直径d6，并进一步计算取得一破孔面积。此外，若走线层30在可布局区域21内具有一工具孔(或称定位孔，未绘示)等其它钻孔，亦可于数据库中查询钻孔的孔径。如此一来，即可取得在可布局区域21的中所有钻孔所占用的面积。

最后于步骤S141，逐层将走线层30内所包含的上述走线面积、走线安全面积、导孔面积、零件钻孔面积、零件垫面积、破孔面积以及导孔安全面积等全部加总起来，得到走线层30的占用面积。

步骤S112包含上述步骤S131至步骤S141，并取得占有面积。接着于步骤S114，依照公式剩余面积率＝(总面积-占用面积)/总面积，即可得到每一走线层30的剩余面积率。

由包含步骤S112与步骤S114的步骤S110得到各走线层30的剩余面积率之后，步骤S120依据剩余面积率铺上至少一假点。以下详述铺假点的步骤。

当多层印刷电路板20因为信号(走线31)较集中于某一或某些走线层30，而使得多层印刷电路板20内部的金属涂层量不均时，易于在多层印刷电路板20的制作过程中产生板弯或板翘的问题。而其中金属涂层量是指各走线层30的走线31、导孔32或零件垫33等具有成分为铜、锡或是银等金属涂层的部分。

为了解决这个问题，根据本发明的一实施范例依据剩余面积率铺上至少一假点，以使各走线层30的金属涂层量较为平均。请同时参考图2A、图2B、图2C、图9A以及图9B，其中图9A是为根据本发明一实施范例的图2A铺上假点36后的示意图，而图9B是为根据本发明一实施范例的图2C铺上假点36后的示意图。

由图2A、图2B以及图2C可知，相较于图2A与图2C，图2B具有较小的剩余面积率，也就具有较大的占用面积，可视为具有较大的金属涂层量。为了使各走线层30的金属涂层量(占用面积)较为一致，步骤S120在具有较大的剩余面积率的走线层30布上假点36。

假点36可视为一种开放电路，亦即无与其它任何走线31或导孔32等接触的金属涂层。较佳的是，假点36可以是一铜箔区域，或是与走线31相同材质的金属涂层。如此一来，在多层印刷电路板20的制作过程中，假点36可轻易地与走线31一起被生成。而假点36的形状可以是但不限定是圆形，铺布于走线层30的方式可以是但不限定是矩阵式分布。

举例而言，假设图2A、图2B以及图2C的走线层30的剩余面积率依序为60％、50％以及80％。则步骤S120在图2A以及图2C的走线层30布上假点36，如图9A以及图9B所示。如此一来，图9A以及图9B的走线层30的剩余面积率与图2B的走线层30的剩余面积率相同或相近。

步骤S120亦可设定一门坎值，当两走线层30的剩余面积率的差大于门坎值时，才对具有较高剩余面积率的走线层30铺布假点36。

除此之外，在一个走线层30的走线31分布位置不均时，在镀铜工艺易产生线路的镀铜厚度不均的问题。请同时参照图10A以及图10B，其分别为根据本发明一实施范例的又一里层的走线层示意图，以即将图10A铺上假点36后的示意图。由图10A可以见悉，走线层30上的走线31集中分布于走线层30的下方。为了避免产生线路的镀铜厚度不均的问题，步骤S120在走线层30的空旷处铺布上假点36，如图10B所示。较佳的是，当Mentor软件将多层印刷电路板20的坐标原点设为多层印刷电路板20的左下角时，判定是否铺布假点36以及铺布假点36的步骤均由左下角开始进行。

值得一提的是，上述计算剩余面积率可提供布局工程师在线路布局时参考。在进行线路布局时，电路板概要、走线文件70、信号文件80、技术文件85以及零件文件90均纪录有现存的布局数据。故在线路布局进行时，亦可依据上述方法计算剩余面积率。如此一来，布局工程师能轻易了解在哪一个走线层30还剩下较多的剩余面积，而能更轻松地完成线路布局的工作。

更进一步地，布局工程师可在走线层30上以导引线(guild line)指定一询问区域，再计算各走线层30于询问区域内的剩余面积率。与前述计算方法不同的是总面积仅为询问区域的面积，且在各走线层30仅计算位于询问区域内的各走线31与导孔32等的占用面积。

根据本发明的具多层印刷电路板的布局方法，计算多层印刷电路板的可布局区域的总面积，并计算各走线层的剩余面积率。若各走线层的剩余面积率不同或是相差较大，则在具有较大的剩余面积率的各走线层上铺布上假点，使多层印刷电路板的各走线层具有一致的金属涂层量。此外，若是在单一走线层中走线的分布不均，亦可铺布上假点，使走线层具有分布平均的金属涂层量。由于多层印刷电路板内各层均具有均匀的金属涂层量，故可避免印刷电路板在后期工艺中产生板弯板翘或是镀铜厚度不均的问题。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (6)

1.一种多层印刷电路板的布局方法，该多层印刷电路板具有多个走线层，特征在于，该布局方法包括：

依据一电路板概要，计算该多层印刷电路板的每一该走线层的一总面积；

依据一走线文件以及该总面积，计算该多层印刷电路板每一该些走线层的一剩余面积率，以得到对应各该走线层的多个该些剩余面积率；以及

依据该些剩余面积率铺上至少一假点。

2.根据权利要求1所述的多层印刷电路板的布局方法，其特征在于，每一该些走线层具有至少一走线，而该计算该多层印刷电路板每一该些走线层的一剩余面积率的步骤包括：

计算每一该些走线层的一占用面积；以及

依据该总面积与该占用面积，计算每一该些走线层的该剩余面积率。

3.根据权利要求2所述的多层印刷电路板的布局方法，其特征在于，该计算该走线层的一占用面积的步骤还包括：

计算该走线层的该走线所占有的一走线面积；

计算该走线层的该走线所需的一走线安全面积；

当该走线层具有至少一导孔时，计算一导孔面积；

当该走线层具有至少一零件钻孔时，计算一零件钻孔面积；

当该走线层为该多层印刷电路板的一外表面时，计算一零件垫面积；

当该走线层具有至少一破孔时，计算一破孔面积；以及

根据该走线面积、该走线安全面积、该导孔面积、该零件钻孔面积、该零件垫面积以及该破孔面积，计算该占用面积。

4.根据权利要求3所述的多层印刷电路板的布局方法，其特征在于，计算该走线层的该走线所需的一走线安全面积的步骤还包括：

依据该走线所使用的一信号类型，计算该走线所需的该走线安全面积。

5.根据权利要求1所述的多层印刷电路板的布局方法，其特征在于，依据该剩余面积率差铺上至少一假点的步骤包括：

当任两个该些走线层的该剩余面积率的差大于一门坎值时，在具有较大的该剩余面积率的该走线层铺上该假点。

6.根据权利要求1所述的多层印刷电路板的布局方法，其特征在于，该假点为一铜箔区域。

Images