CN113806997A - 产生印刷电路板组装方案的方法 - Google Patents

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Abstract

本发明涉及一种产生印刷电路板组装方案的方法包括：取得多个元件文件、第一约束文件及第二约束文件，其中每一元件文件对应一电子元件，第一约束文件对应于印刷电路单板，第二约束文件对应印刷电路复合板，依据这些元件文件及第一约束文件执行遗传算法以产生多个单板可行方案，每一单板可行方案具有一形状描述，依据每一单板可行方案选择性地执行凹壳算法以更新形状描述，在更新形状描述之后，依据这些单板可行方案及第二约束文件执行遗传算法以产生复合板组装方案。

Description

产生印刷电路板组装方案的方法
技术领域
本发明涉及一种印刷电路板，特别是一种印刷电路板的元件之间及板件之间组合的方法。
背景技术
在印刷电路板(Printed Circuit Board，PCB)制造业中，独立的电子元件及基板被拼组为多个PCB单板(single-PCB)，然后将这些PCB单板拼组为一个较大的PCB复合板(multiple-PCB)。最小化PCB的面积对于制造成本至关重要。
然而，在现有技术中最小化PCB面积需要大量的人力。测试人员首先尝试不同的PCB布局组合，导出PCB布局结果，然后验证结果是否较小，如此将花费大量的时间以及人力成本。
发明内容
有鉴于此，本发明提出一种产生印刷电路板组装方案的方法，借此解决上述问题。
依据本发明一实施例叙述的一种产生印刷电路板组装方案的方法，包括：取得多个元件文件、第一约束文件及第二约束文件，其中每一元件文件对应一电子元件，第一约束文件对应于一印刷电路单板，第二约束文件对应一印刷电路复合板；依据这些元件文件及第一约束文件执行遗传算法以产生多个单板可行方案，每一单板可行方案具有形状描述；依据每一单板可行方案选择性地执行凹壳算法以更新形状描述；在依据每一单板可行方案执行凹壳算法以更新形状描述之后，依据这些单板可行方案及第二约束文件执行遗传算法以产生复合板组装方案。
本发明提出的产生印刷电路板组装方案的方法可以处理具有任意元件形状的组合，并且符合如板级(board-level)、铜线等物理限制。本发明可以将元件封装到PCB中，并使PCB面积尽可能小或是PCB面积利用率尽可能大。本发明提出使用自下而上的方法以及基于遗传算法的优化，以减少产生良好的PCB封装结果所需的工作量和时间。本发明不仅减少了可行的组装方案的搜索空间，而且极大地减少了计算时间。因此，本发明可在短时间内获得接近最佳的解决方案。
以上关于本公开内容的说明及以下实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的权利要求书更进一步的解释。
附图说明
图1是依据本发明一实施例示出的流程图；
图2是依据图1的步骤S1示出的详细流程图；
图3是多个电子元件的示意图
图4是依据图1的步骤S3示出的示意图；
图5是依据图1的步骤S3示出的详细流程图；
图6是依据图1的步骤S5示出的示意图；
图7是依据图1的步骤S7示出的示意图；
图8是依据图1的步骤S7示出的详细流程图；
图9是依据本发明另一实施例示出的流程图；以及
图10是依据本发明又一实施例示出的流程图。
附图标记说明：
C1～C10 电子元件
Q1～Q3 单板可行方案
L0 长边
L1～L5 短边
B1DXF 文件的边界信息
B2SVG 文件的边界信息
R1、R2 复合板组装方案
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求书及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下实施例进一步详细说明本发明的观点，但非以任何观点限制本发明范围。
本发明提出的产生印刷电路板组装方案的方法用于将多个电子元件组装成一个或多个印刷电路单板，再将所述一个或多个印刷电路单板组装成印刷电路复合板。电子元件可能是非凸的，并且有孔。电子元件在组装时可以旋转，但只能旋转有限的一组方向，例如旋转90度。
请参考图1，其是依据本发明一实施例示出的流程图。
步骤S1为“取得元件文件、第一约束文件及第二约束文件”。每一元件文件对应一电子元件(以下简称为元件)。“取得多个元件文件”相当于决定可被组装的元件的集合。
第一约束文件对应于一印刷电路单板，第二约束文件对应一印刷电路复合板。举例来说：第一约束文件包括印刷电路单板的最大维度。若印刷电路单板的规格为矩形，则最大维度包括印刷电路单板的长度或宽度。第二约束文件包括印刷电路复合板的最小边长，以及印刷电路复合板上可设置的印刷电路单板的最大数量，即拼板(panelization)数量。须注意的是，第一及第二约束文件的内容并不受限于上述范例。举例来说，第一及第二约束文件中皆可各自定义板边(break-away)尺寸或治具孔(Tooling hole)数量等。
请参考图2，其是依据图1的步骤S1中的“取得元件文件”示出的详细流程图。
步骤S11为“取得边界数据及约束数据”。举例来说，边界数据及约束数据储存于绘图交换格式(Drawing Exchange Format，DXF)文件。一个DXF文件中记录一个元件的外观信息(即边界数据)及组装上的限制条件(即约束数据)。
步骤S13为“依据约束数据，更新边界数据以作为元件文件”。请参考图3，其是多个元件C1～C10的示意图。如图3所示，因为元件包含额外的约束数据，例如PCB标签(label)或铜导体(copper conducter)，元件未必是简单的多边形。若直接将元件的原始的边界数据，如图3中元件C1的外框B1，作为后续步骤的输入，则据以组装的结果将不可用。
因此，针对步骤S11取得的DXF文件，步骤S13进行预处理，从DXF文件中提取原始的边界数据之后，利用dxf2svg的程序将边界数据转换为缩放向量图形(Scalable VectorGraphics，SVG)文件。然后以Javascript读取SVG文件中的文件物件模型(Document ObjectModel，DOM)中的边界数据，并依据关联于元件尺寸的约束数据生成布局边界(layoutboundary)作为元件文件。布局边界是依据元件的约束数据更新后的边界数据。如图3所示，元件C1的DXF文件的边界数据对应至外框B1，依据约束数据更新于SVG文件(元件文件)的边界数据对应至外框B2。
请回顾图1，步骤S3为“依据元件文件及第一约束文件执行遗传算法以产生单板可行方案”。本发明一实施例中采用自下而上(bottom-up)的两阶段的遗传算法(geneticalgorithm)。步骤S3为第一阶段的遗传算法。举例来说，染色体为随机编码的多个元件，群体规模(population size)为单板可行方案(single-PCB feasible solution)的输出个数，突变率(mutation rate)为编码中的位元被置换的机率。单板可行方案代表将多个元件组装成一个印刷电路单板的可行方案。
在执行遗传算法的过程中，每个元件按照其编码数值依序进行组装以产生单板初步组装方案。以适应函数(fitness function)计算每个子代(单板初步组装方案)的参数。依据计算结果以及这些参数的预设门槛值，选择较佳的子代作为单板可行方案，并进行下一次迭代，以及产生新的组装顺序或是新的组装规则。在每次迭代之间，遗传算法调整元件组装的条件，如组装顺序或放置到基板上的旋转角度等。遗传算法终止的条件例如：达到指定的迭代次数、适应函数输出的适应值(fitness value)收敛或是达到指定门槛值。适应函数的维度(评估参数)包括：元件之间的最小空间；曲线容许偏差，即贝兹曲线(Béziercurve)与圆弧的线性近似所允许的最大误差，以SVG单位或以像素为单位，如果弯曲部分看起来略微重叠，则减小此值；以及元件旋转数，每个元件可能评估的旋转数，例如采90度旋转元件时旋转数为4，较大的值可改善结果，但收敛速度较慢。
请参考图4，其是依据图1的步骤S3示出的示意图。图4的左方为元件C11、C12及C13。图4的右方为执行步骤S3之后产生的单板可行方案Q1、Q2及Q3。在图4的范例中，每个元件C11～C13的可用数量皆为1个，但本发明不以此为限。
请参考图5，其是依据图1的步骤S3示出的详细流程图。举例来说，从具有最小编码数值的元件开始，将其组装在基板上，然后将具有第二小编码数值的元件邻近组装至具有最小编码数值的元件旁边。在组装过程中，还包含步骤S31及步骤S33。
步骤S31为“依据元件文件，以NFP算法产生第一形状”。举例来说，选择两个元件对应的元件文件，依据这两个元件文件所描述的布局边界作为输入数据，运行NFP(no-fitpolygon)算法以产生第一形状。第一形状是包含这两个元件的不重叠的可能组装形状。详言之，给定两个凸多边形A及B及各自的参考顶点RA及RB，NFP算法可输出一个多边形NFPA,B。详言之，将RA固定在原点，以B外周的一点接触并绕行A的外周，此时RB所描绘出的形状即NFPA,B。本发明并不限制用以产生第一形状的NFP算法。
步骤S33为“依据第一形状产生第一排列方案”。因NFPA,B包含元件A及元件B的多种排列候选者，故在执行遗传算法时，将从这些排列候选者中以例如随机方式挑选一个或多个作为第一排列方案。应用NFP算法可快速地产生两个元件彼此紧密连接的第一排列方案。
步骤S35为“依据第一约束文件，选择性地保留第一排列方案作为单板可行方案的一个”。详言之，依据第一约束文件中定义的多个规则，遗传算法在评估后保留符合的第一排列方案。每完成一次迭代，遗传算法的适应函数将依据前述的多个参数评估是否保留本次产生的第一排列方案作为单板可行方案。依据预设的世代(generation)数量，遗传算法可产生多个单板可行方案。
步骤S5为“执行凹壳算法以更新单板可行方案”。当步骤S3产生的单板可行方案具有非凸形状时，将选择性地执行本步骤S5。
详言之，每一单板可行方案具有形状描述。依据步骤S3产生的每一单板可行方案，本步骤S5执行凹壳(concave hull)算法以更新形状描述。形状描述记录单板可行方案中每个元件拼接的方式以及印刷电路单板的形状。请参考图6，其是步骤S5执行前的输入形状与执行后的输入形状输出示意图。如图5所示，D1为印刷电路单板的形状，D2为依据D1执行凹壳算法后更新的印刷电路单板的形状。作为对照组，D3为依据D1执行凸壳(convex hull)算法后得到的形状。
如图6所示，D1的外形较为不规则，若以D1作为组装印刷电路复合板的一个单位，可能增加第二阶段的遗传算法的执行时的困难度。因此，本发明执行凹壳算法以产生包含D1且容易组装的形状D2。相较于直接将D1转换为凸多边形的D3，D2可节省基板上无元件设置的面积，即提升基板利用率，避免空间的浪费。须注意的是，本发明并不特别限制采用何种凹壳算法。
在一实施例中，凹壳算法的半径参数为形状描述中所有短边长度的两倍。一般而言，任何凹壳算法都需要一个半径参数。半径参数越小，所得到的凹壳越接近原本的形状。然而，越小的半径参数将越增加后续组装时的困难。本发明为克服此问题，将形状描述以线性逼近(linear approximation)的方式产生具有代表性的长边L0。长边L0相当于形状D1的骨架。此长边L0将被强制切成多个互相连接的短边(如图6的L1～L5)，在凹壳算法中需设定的半径参数则被设定为这些短边L1～L5的长度的两倍。然而本发明并不限制于上述举例的数字。实际操作上，在考量基板利用率或电子元件被设置在凹壳中央部位时的影响程度，可适应性地调整半径参数的大小，或是其相对于短边的比例。
在一实施例中，在得到上述的多个短边L1～L5之后，可返回步骤S3，修改遗传算法在步骤S3中用以排列元件的规则。举例来说，若短边L1上包括元件C14～C18(未绘示)，则在步骤S3的迭代中，可固定元件C14～C18形成的排列方案。通过上述修改步骤，在第一阶段的遗传算法完成后，可减少具有凹壳外形的单板可行方案的数量。一般而言，凸多边形相较于凹多边形更容易被组装，因此，依据步骤S5的凹壳算法的结果返回步骤S3进行修改，可望提升第二阶段的遗传算法的执行效率。
步骤S7为“依据单板可行方案及第二约束文件执行遗传算法以产生复合板组装方案”。在步骤S5“依据每一单板可行方案执行凹壳算法以更新形状描述”之后。步骤S7为第二阶段的遗传算法，本步骤S7的操作类似于步骤S3，其差别在于步骤S7的输入数据为单板可行方案，输出数据为复合板组装方案。
请参考图6，其时依据图1的步骤S7示出的示意图。在图6左边，包含单板可行方案Q1及Q2。在图6右边，包含步骤S7执行之后产生的前二个复合板组装方案R1及R2。
第二约束文件中可设定PCB复合板中可容纳的PCB单板的最大数量，在图6所示的范例中此最大数量设定值为4。因此，遗传算法可产生三种组合：Q1使用1个且Q2使用3个、Q1使用3个且Q2使用1个或Q2使用4个。前述数字仅为举例说明而非用于限制本发明。
请参考图8，其是依据图1的步骤S7示出的详细流程图。步骤S71为“依据元件文件，以NFP算法产生第二形状”，步骤S73为“依据第二形状产生第二排列方案”，步骤S75为“依据第二约束文件，选择性地保留第二方案或复合板组装方案”。步骤S71～S75可参考步骤S31～S35适应性地修改而实现，本发明在此不重复叙述。
请参考图9，其是依据本发明另一实施例示出的流程图。本另一实施例的步骤S1～S7与前述实施例基本上相同，在此不重复叙述。
在另一实施例中，产生印刷电路板组装方案的方法还包括：在步骤S7之后的步骤S8及S9。
步骤S8为“依据复合板组装方案中的元件文件，取得对应的约束数据”。详言之，在印刷电路板布局阶段，除了需使用在步骤S7产生的复合板组装方案，也需要参考每个元件的约束数据。因此，在步骤S13输出SVG元件文件并删除约束数据时，需另外记录被删除的内容，然后在执行本步骤S8时，将已删除的内容还原至对应的元件中。
步骤S9为“输出绘图交换格式文件”。在恢复复合板组装方案中每个元件被删除的约束数据之后输出DXF文件，以便于在布局阶段使用。
请参考图10，其是依据本发明又一实施例示出的流程图。本另一实施例的步骤S1～S3及S5～S9与前述实施例基本上相同，在此不重复叙述。在又一实施例中，产生印刷电路板组装方案的方法还包括：在步骤S3之后且在步骤S5之前的步骤S4。
步骤S4为“依据第三约束文件选择性地删除单板可行方案”。详言之，为了加快后续的封装流程，降低寻找可行方案的解空间(solution space)，本发明允许在第一阶段结束时被中断，并且载入指定的第三约束文件，删除不符合第三约束文件中定义的规则的单板可行方案。举例来说，第三约束文件中定义单板上的电阻数量需小于100个。因此，电阻总数量违反此约束规则的单板可行方案将被删除。本步骤S4可加快步骤S7的执行速度。举另一例来说，第三约束文件中定义单板上元件的重量上限，此约束可避免过重的元件在经过回焊炉(reflow oven)时因锡膏重新熔融而掉落的风险。第三约束文件中也可定义元件的吸热系数。一般而言，第三约束文件中定义的约束规则关联于元件在实际装配时所需考量的非关于形状的参数。
本发明提出的产生印刷电路板组装方案的方法可以处理具有任意元件形状的组合，并且符合如板级(board-level)、铜线等物理限制。本发明可以将元件封装到PCB中，并使PCB面积尽可能小或是PCB面积利用率尽可能大。本发明提出使用自下而上的方法以及基于遗传算法的优化，以减少产生良好的PCB封装结果所需的工作量和时间。本发明不仅减少了可行的组装方案的搜索空间，而且极大地减少了计算时间。因此，本发明可在短时间内获得接近最佳的解决方案。

Claims (10)

1.一种产生印刷电路板组装方案的方法，其特征在于，包括：
取得多个元件文件、第一约束文件及第二约束文件，其中每一该元件文件对应一电子元件，该第一约束文件对应一印刷电路单板，该第二约束文件对应一印刷电路复合板；
依据该些元件文件及该第一约束文件执行遗传算法以产生多个单板可行方案，每一该些单板可行方案具有一形状描述；
依据每一该些单板可行方案选择性地执行凹壳算法以更新该形状描述；以及
在依据每一该些单板可行方案执行该凹壳算法以更新该形状描述之后，依据该些单板可行方案及该第二约束文件执行该遗传算法以产生复合板组装方案。
2.根据权利要求1所述的产生印刷电路板组装方案的方法，其特征在于，依据该些元件文件及该第一约束文件执行遗传算法以产生该些单板可行方案包括：
依据该些元件文件，以NFP(no-fit polygon)算法产生该些元件文件其中两个的第一形状；
以该遗传算法依据该第一形状产生第一排列方案；以及
依据该第一约束文件，以该遗传算法选择性地保留该第一排列方案形状作为该些单板可行方案的一个。
3.根据权利要求1所述的产生印刷电路板组装方案的方法，其特征在于，依据每一该些单板可行方案及该第二约束文件执行该遗传算法以产生该复合板组装方案包括：
依据每一该些单板可行方案，以该NFP算法产生该些单板可行方案其中两个的第二形状；
以该遗传算法依据该第二形状产生第二排列方案；以及
依据该第二约束文件，以该遗传算法的选择性地保留该第二排列方案作为该复合板组装方案。
4.根据权利要求1所述的产生印刷电路板组装方案的方法，其特征在于，取得该些元件文件、该第一约束文件及该第二约束文件包括：
取得边界数据及约束数据，其中该边界数据及该约束信息皆对应该电子元件；以及
依据该约束数据，更新该边界数据以作为该些元件文件的一个。
5.根据权利要求4所述的产生印刷电路板组装方案的方法，其特征在于，该边界数据及该约束数据储存于绘图交换格式文件，且每一该元件文件是可缩放向量图形文件。
6.根据权利要求4所述的产生印刷电路板组装方案的方法，其特征在于，在依据该些单板可行方案及该第二约束文件执行该遗传算法以产生该复合板组装方案之后，还包括：
依据该复合板组装方案中的该些元件文件，取得对应每一该些元件文件的该约束数据；以及
输出绘图交换格式文件，该绘图交换格式文件包括该些约束数据及该复合板组装方案。
7.根据权利要求4所述的产生印刷电路板组装方案的方法，其特征在于，该约束数据包含印刷电路板标签及铜导体。
8.根据权利要求1所述的产生印刷电路板组装方案的方法，其特征在于，该第一约束文件包括该印刷电路单板的最大维度及数量，该第二约束文件包括该印刷电路复合板的最小边长。
9.根据权利要求1所述的产生印刷电路板组装方案的方法，其特征在于，该形状描述具有长边用以代表该单板可行方案的形状，该长边包括多个短边，且该凹壳算法具有多个半径参数，每一该些半径参数关联于每一该些短边长度。
10.根据权利要求1所述的产生印刷电路板组装方案的方法，其特征在于，在依据该些元件文件及该第一约束文件执行该遗传算法以产生包含该些单板可行方案之后，且在依据每一该些单板可行方案执行该凹壳算法以更新该形状描述之前，还包括：依据第三约束文件选择性地删除该些单板可行方案的一个。
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