CN102075177A - 一种具有合理死区时间的非交叠信号的产生方法 - Google Patents

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Abstract

本发明采用双环(内环和外环)来产生合适的死区时间的非交叠信号，以此得到合适的死区时间。内环中，由与非门和或非门通过逻辑运算实现，避免最后一级驱动管存在同时导通的状态；同时外环中，采用内环中产生的非交叠信号的适当时延作为反馈信号进一步控制内环信号，得到合适的死区时间的非交叠信号。本发明在两个闭环系统中用数字信号控制非交叠信号的死区时间，电路简单且容易调试，可靠性高。

Description

一种具有合理死区时间的非交叠信号的产生方法
技术领域
本发明涉及集成电路中非交叠信号的产生电路和方法。
背景技术
电源是电子工业的基础部分，其质量的好坏直接影响电子设备的可靠性。开关电源不但要求质量稳定，而且要求效率高。开关电源中的功率管甚至部分驱动管都需要合适的非交叠信号控制，避免存在PMOS和NMOS同时导通的状态，合适的死区时间是非交叠信号的关键。
发明内容
本发明的目的就是提供一种具有合理死区时间的非交叠信号的产生方法。
本发明为解决上述技术问题所采取的技术方案为：一种具有合理死区时间的非交叠信号的产生方法，其特征在于：它包括以下步骤：
1)采用数字逻辑电路使得输出信号为非交叠信号，这组数字逻辑电路称为内环控制电路，内环控制电路包括输入端、输出端、接地端和电源端；
2)选两组上述内环控制电路，分别称为P内环控制电路和N内环控制电路，对P内环控制电路的输出信号pgate进行延时反向处理得到P延时反向信号FN；对N内环控制电路的输出信号ngate进行延时反向处理得到N延时反向信号FP；
3)将P延时反向信号FN、一个使能信号ENB和原NMOS控制信号NG三个信号经过一个或非门输出P或非信号，P或非信号作为N内环控制电路的输入信号；所述的原NMOS控制信号NG是指现有技术中控制NMOS功率管的信号；
4)将N延时反向信号FP、又一个使能信号EN和原PMOS控制信号PG三个信号经过一个与非门输出N与非信号，N与非信号作为P内环控制电路的输入信号；所述的原PMOS控制信号PG是指现有技术中控制PMOS功率管的信号；所述的有一个使能信号EN为使能信号ENB的反向信号；
5)所述的P内环控制电路的输出信号pgate即为最终控制PMOS功率管的信号；所述的N内环控制电路的输出信号ngate即为最终控制NMOS功率管的信号。
按上述方案，所述的内环控制电路包括第一反相器I10、第二反相器I1、第三反相器I2、第四反相器I6、第五反相器I7、第六反相器I8、第七反相器I9、第八反相器I4、第九反相器I5、第一与非门I3、第一或非门I0、第一PMOS管M0、第二PMOS管M2、第三PMOS管M4、第一NMOS管M1、第二NMOS管M3、第三NMOS管M5、第一电阻R0、第二电阻R1；输入信号经第一反相器I10后分为两路，一路输入第一或非门I0后顺次经过第二反相器I1、第三反相器I2再与第一PMOS管M0的栅极连接，第一PMOS管M0的栅极还与第一NMOS管M1的栅极连接，第一PMOS管M0的源极与所述的内环控制电路的电源端连接，第一PMOS管M0的漏极与第一NMOS管M1的漏极连接，第一NMOS管M1的源极经第一电阻R0后接地，第一NMOS管M1的漏极输出信号与第三PMOS管M4的栅极连接，第三PMOS管M4的源极与所述的内环控制电路的电源端连接；输入信号经第一反相器I10后的另一路输入第一与非门I3后顺次经过第八反相器I4、第九反相器I5再与第二PMOS管M2的栅极连接，第二PMOS管M2的栅极还与第二NMOS管M3的栅极连接，第二PMOS管M2的源极经第二电阻R1后与所述的内环控制电路的电源端连接，第二PMOS管M2的漏极与第二NMOS管M3的漏极连接，第二NMOS管M3的源极接地，第二NMOS管M3的漏极输出信号与第三NMOS管M5的栅极连接，第三NMOS管M5的源极接地；第三NMOS管M5的漏极与所述的第三PMOS管M4的漏极连接，此节点即为所述内环控制电路的输出端；第一NMOS管M1的漏极输出信号经第五反相器I7、第四反相器I6后输入第一与非门I3的另一个输入端；第二NMOS管M3的漏极输出信号经第七反相器I9、第六反相器I8后输入第一或非门I0的另一个输入端；第一PMOS管M0、第二PMOS管M2和第三PMOS管M4的衬底端接所述的内环控制电路的电源端，第一NMOS管M1、第二NMOS管M3、第三NMOS管M5的衬底端接地。
本发明的工作原理为：采用双环(内环和外环)来产生合适的死区时间的非交叠信号，以此得到合适的死区时间。内环中，由与非门和或非门通过逻辑运算实现，避免最后一级驱动管存在同时导通的状态；同时外环中，采用内环中产生的非交叠信号的适当时延作为反馈信号进一步控制内环信号，得到合适的死区时间的非交叠信号。
本发明的有益效果为：
1、在两个闭环系统中用数字信号控制非交叠信号的死区时间，电路简单且容易调试，可靠性高。
附图说明
图1为本发明一实施例的电路原理图
图2为内环控制电路的电路原理图
图3为信号波形图
具体实施方式
图1为本发明一实施例的电路原理图，对P内环控制电路的输出信号pgate通过第十反相器I11、第三电阻R2、第一电容C0、第十一反相器I12和第十二反相器I13进行延时反向处理得到P延时反向信号FN；对N内环控制电路的输出信号ngate通过第十三反相器I15、第十四反相器I16、第四电阻R3、第二电容C1和第十五反相器I17进行延时反向处理得到N延时反向信号FP。
将P延时反向信号FN、使能信号ENB和原NMOS控制信号NG三个信号经过第二或非门I14输出P或非信号，P或非信号作为N内环控制电路的输入信号。
将N延时反向信号FP、使能信号EN和原PMOS控制信号PG三个信号经过第二与非门I18输出N与非信号，N与非信号作为P内环控制电路的输入信号。
EN和ENB是使能信号，正常工作时，EN为高电平，ENB为低电平。
PG和NG是原始的控制功率管PMOS和NMOS的栅端信号；如果直接用PG和NG控制PMOS和NMOS，则PMOS和NMOS有同时导通的状态，会产生瞬间大电流，有可能导致管子损坏。
pgate和ngate是有死区时间的非交叠信号，这两个是控制功率管PMOS和NMOS的真正信号。
FN和FP分别是pgate和ngate信号的时延并反向的信号。FN和FP的作用是进一步加强图2中内环控制电路中M4和M5总是一个先截止，另一个才导通的功能的：比如NG和PG由低电平变为高电平，则ngate先由高电平变为低电平(即功率管NMOS先关断)，随后FP由低电平变为高电平，从而pgate才从高电平缓慢变为低电平(即功率管PMOS才导通)；反之亦然。见图3的信号波形。
图2为内环控制电路的电路原理图，包括第一反相器I10、第二反相器I1、第三反相器I2、第四反相器I6、第五反相器I7、第六反相器I8、第七反相器I9、第八反相器I4、第九反相器I5、第一与非门I3、第一或非门I0、第一PMOS管M0、第二PMOS管M2、第三PMOS管M4、第一NMOS管M1、第二NMOS管M3、第三NMOS管M5、第一电阻R0、第二电阻R1；输入信号经第一反相器I10后分为两路，一路输入第一或非门I0后顺次经过第二反相器I1、第三反相器I2再与第一PMOS管M0的栅极连接，第一PMOS管M0的栅极还与第一NMOS管M1的栅极连接，第一PMOS管M0的源极与所述的内环控制电路的电源端连接，第一PMOS管M0的漏极与第一NMOS管M1的漏极连接，第一NMOS管M1的源极经第一电阻R0后接地，第一NMOS管M1的漏极输出信号与第三PMOS管M4的栅极连接，第三PMOS管M4的源极与所述的内环控制电路的电源端连接；输入信号经第一反相器I10后的另一路输入第一与非门I3后顺次经过第八反相器I4、第九反相器I5再与第二PMOS管M2的栅极连接，第二PMOS管M2的栅极还与第二NMOS管M3的栅极连接，第二PMOS管M2的源极经第二电阻R1后与所述的内环控制电路的电源端连接，第二PMOS管M2的漏极与第二NMOS管M3的漏极连接，第二NMOS管M3的源极接地，第二NMOS管M3的漏极输出信号与第三NMOS管M5的栅极连接，第三NMOS管M5的源极接地；第三NMOS管M5的漏极与所述的第三PMOS管M4的漏极连接，此节点即为所述内环控制电路的输出端；第一NMOS管M1的漏极输出信号经第五反相器I7、第四反相器I6后输入第一与非门I3的另一个输入端；第二NMOS管M3的漏极输出信号经第七反相器I9、第六反相器I8后输入第一或非门I0的另一个输入端；第一PMOS管M0、第二PMOS管M2和第三PMOS管M4的衬底端接所述的内环控制电路的电源端，第一NMOS管M1、第二NMOS管M3、第三NMOS管M5的衬底端接地。
通过这些单元的逻辑运算可以在M4和M5的栅端实现有一定死区时间的非交叠信号，避免了M4和M5存在同时导通的状态：当in为低电平时，或非门I0输出为低电平，M4截止，随后与非门I3输出为低电平，M5导通；当in为高电平时，与非门I3输出为高电平，M5截止，随后或非门I0输出为高电平，M4导通。电路结构保证了M4和M5总是一个先截止，然后另一个才导通。
电阻R0的作用是使M4的栅端电压由高电平变为低电平时比较缓慢，也就是使M4缓慢导通，避免了M4的源端到漏端的瞬间大电流出现；
电阻R1的作用是使M5的栅端电压由低电平变为高电平时比较缓慢，也就是使M5缓慢导通，避免了M5的漏端到源端的瞬间大电流出现。

Claims (2)

1.一种具有合理死区时间的非交叠信号的产生方法，其特征在于：它包括以下步骤：
1)采用数字逻辑电路使得输出信号为非交叠信号，这组数字逻辑电路称为内环控制电路，内环控制电路包括输入端、输出端、接地端和电源端；
2)选两组上述内环控制电路，分别称为P内环控制电路和N内环控制电路，对P内环控制电路的输出信号pgate进行延时反向处理得到P延时反向信号FN；对N内环控制电路的输出信号ngate进行延时反向处理得到N延时反向信号FP；
3)将P延时反向信号FN、一个使能信号ENB和原NMOS控制信号NG三个信号经过一个或非门输出P或非信号，P或非信号作为N内环控制电路的输入信号；所述的原NMOS控制信号NG是指现有技术中控制NMOS功率管的信号；
4)将N延时反向信号FP、又一个使能信号EN和原PMOS控制信号PG三个信号经过一个与非门输出N与非信号，N与非信号作为P内环控制电路的输入信号；所述的原PMOS控制信号PG是指现有技术中控制PMOS功率管的信号；所述的有一个使能信号EN为使能信号ENB的反向信号；
5)所述的P内环控制电路的输出信号pgate即为最终控制PMOS功率管的信号；所述的N内环控制电路的输出信号ngate即为最终控制NMOS功率管的信号。
2.根据权利要求1所述的具有合理死区时间的非交叠信号的产生方法，其特征在于：所述的内环控制电路包括第一反相器I10、第二反相器I1、第三反相器I2、第四反相器I6、第五反相器I7、第六反相器I8、第七反相器I9、第八反相器I4、第九反相器I5、第一与非门I3、第一或非门I0、第一PMOS管M0、第二PMOS管M2、第三PMOS管M4、第一NMOS管M1、第二NMOS管M3、第三NMOS管M5、第一电阻R0、第二电阻R1；输入信号经第一反相器I10后分为两路，一路输入第一或非门I0后顺次经过第二反相器I1、第三反相器I2再与第一PMOS管M0的栅极连接，第一PMOS管M0的栅极还与第一NMOS管M1的栅极连接，第一PMOS管M0的源极与所述的内环控制电路的电源端连接，第一PMOS管M0的漏极与第一NMOS管M1的漏极连接，第一NMOS管M1的源极经第一电阻R0后接地，第一NMOS管M1的漏极输出信号与第三PMOS管M4的栅极连接，第三PMOS管M4的源极与所述的内环控制电路的电源端连接；输入信号经第一反相器I10后的另一路输入第一与非门I3后顺次经过第八反相器I4、第九反相器I5再与第二PMOS管M2的栅极连接，第二PMOS管M2的栅极还与第二NMOS管M3的栅极连接，第二PMOS管M2的源极经第二电阻R1后与所述的内环控制电路的电源端连接，第二PMOS管M2的漏极与第二NMOS管M3的漏极连接，第二NMOS管M3的源极接地，第二NMOS管M3的漏极输出信号与第三NMOS管M5的栅极连接，第三NMOS管M5的源极接地；第三NMOS管M5的漏极与所述的第三PMOS管M4的漏极连接，此节点即为所述内环控制电路的输出端；第一NMOS管M1的漏极输出信号经第五反相器I7、第四反相器I6后输入第一与非门I3的另一个输入端；第二NMOS管M3的漏极输出信号经第七反相器I9、第六反相器I8后输入第一或非门I0的另一个输入端；第一PMOS管M0、第二PMOS管M2和第三PMOS管M4的衬底端接所述的内环控制电路的电源端，第一NMOS管M1、第二NMOS管M3、第三NMOS管M5的衬底端接地。
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