CN102056404A - 一种中和过孔容性的方法 - Google Patents

Abstract

本发明提供一种中和过孔容性的方法，该方法是在印刷电路板PCB的设计过程中，把过孔两边的传输线变细，使其相对于原来的传输线来说，呈现感性的增加，容性的减少，这样就相当于使用两个小电感中和掉过孔的电容；通过在过孔周围加入感性串联的方式抵消过孔的容性，使感性和容性相互抵消。

Description

一种中和过孔容性的方法

技术领域

本发明主要涉及信号完整性领域，包括所有的信号速度超过1Gbps的，在印刷电路板(PCB)上进行传输的高速信号。

背景技术

目前，高速信号的速度的不断提升，如PCIe总线的速度已经从Gen 1的2.5Gbps，Gen 2的5Gbps已经提升到PCIe Gen3的8Gbps；USB总线已经从USB2.0的480MHZ提升到USB3.0的5Gbps；SAS信号从1.5Gbps、3Gbps提升到了6Gbps；网络芯片的速度早已经突破了10Gbps大关……信号的速度越来越高，信号完整性的重要性已经越来越引起电子设计工程师的重视。

但是随着电路复杂程度的提高，多层板的使用，高速信号线不可避免须要走过孔，过孔对信号完整性的影响也随着信号速度的提升变得越来越明显。

中和过孔寄生电容对信号完整性的影响成为改善信号质量的一个重要方面。我们将着重于研究一种中和过孔容性的方法。

发明内容

本发明的目的是提供一种中和过孔容性的方法。

本发明的目的是按以下方式实现的，在印刷电路板PCB的设计过程中，通过在过孔周围加入感性串联的方式抵消过孔的容性，使感性和容性相互抵消，具体步骤是把过孔两边的传输线变细，使其相对于原来的传输线来说，呈现感性的增加，容性的减少，这样就相当于使用两个小电感中和掉过孔的电容；

过孔两边每段呈现感性的传输线长度如下计算：

$L=\frac{Z_x}{T_x}\×\frac{C}{{\left(\frac{Z_x}{Z_o}\right)}^2-1}$

其中：Tx＝L/670呈现感性传输线的时延

Zx＝呈现感性的传输线的特征阻抗Ohm，

Zo＝原有传输线的特征阻抗Ohm，

Tx＝信号在呈现感性的传输线的传输时间ns，

C＝过孔的寄生电容pF

L＝呈现感性的传输线的长度mil

计算所得的最大L须使得Tx＜Trise，即Tx时间应小于信号的上升时间。

为了保证高速信号在PCB板上传播的过程中能够阻抗连续，不失真，在多层板设计中能够克服过孔的容性阻抗不连续造成的影响，需要对过孔的寄生电容进行中和处理，降低过孔造成的影响。

本发明的方法着重分析过孔造成的影响、为了得到符合PCB阻抗连续要求而对PCB板的过的走线方式进行改善，从而得到符合阻抗规范要求的走线方式，进而达到保证信号完整性及EMI要求。

本发明的方法和现有技术相比，有益效果是：通过对过孔容性中和前后比较可以看出：在调整前，由过孔的容性导致的阻抗偏离范围已经达到了-16％，不满足我们对阻抗管控范围10％或者15％的要求，而调整后其变化范围仅为4.8％。

仅仅通过对Layout的改进，不需要任何成本的增加，就可以使我们信号完整性质量得到显著提高，有利于改善信号完整性质量，降低EMI。

附图说明

图1是改善过孔容性的走线方式；

图2改善过孔的理论模型；

图3改善过孔走线前后的TDR分析波形曲线。

具体实施方式

参照说明书附图对本发明的方法作以下详细地说明。

为了了解过孔寄生电容对信号完整性的影响，我们首先使用HSpice做一下时域反射仿真分析，看一下过孔寄生电容对传输线阻抗造成的不连续。

如图3改善前波形曲线所示，是在13.4Inch的50Ohms传输线中心位置加了一个过孔得到的TDR波形，波形模拟从发送端看到的过孔反射回来的电压波形。

从图3改善前波形曲线可以看出在过孔位置反射电压有明显的下降，说明传输线的特征阻抗有显著的下降，造成了阻抗不连续，不符合我们对信号完整性的要求。为了改善信号质量，提高信号完整性，在印刷电路板PCB的设计过程中，我们必须想办法把过孔寄生电容的容性中和掉，或者使用某种方式减少其影响。

过孔寄生电容的容值计算公式如下：

$C=\frac{{1.41\mathrm{\ϵ}}_{r}T{D}_1}{D_2-D_1}$

其中：D2＝地平面上间隙孔Antipad的直径(inch)，

D1＝环绕通孔的焊盘Pad的直径(inch)，

T＝电路板的厚度(inch)，

Er＝电路板的相对介电常数

C＝通孔的寄生电容(pF)

实施例

一个Pad为20mil，Antipad为30mil，板厚为20mil，介电常数为4的通孔，通过计算得到其寄生电容为0.2256pF。

我们可以通过在过孔周围加入感性串联的方式抵消过孔的容性，使感性和容性相互抵消，如图3改善后波形曲线所示：把过孔两边的传输线变细，使其相对于原来的传输线来说，呈现感性的增加，容性的减少，使用两个小电感中和掉过孔的电容。

过孔两边每段呈现感性的传输线长度如下计算：

$L=\frac{Z_x}{T_x}\×\frac{C}{{\left(\frac{Z_x}{Z_o}\right)}^2-1}$

其中：Tx＝L/670呈现感性传输线的时延

Zx＝呈现感性的传输线的特征阻抗(Ohm)，

Zo＝原有传输线的特征阻抗(Ohm)，

Tx＝信号在呈现感性的传输线的传输时间(ns)，

C＝过孔的寄生电容(pF)

L＝呈现感性的传输线的长度(mil)

计算所得的最大L须使得Tx＜Trise，即Tx时间应小于信号的上升时间，这样如图1所示结构可以认为是集总的，否则会引起响铃，且不会得到我们想要的容性和感性的中和，实际情况也是很容易实现的，通过以下测试数据对比可以看出。

表1过孔改善前后的数据比较

                   中心电压    电压偏离值    呈现阻抗    偏离范围

Without Adjusting  514mV       -45mV         42.0Ohms    -16％

After Adjusting    511mV       12mV          52.4Ohms    4.8％

仿真及测试环境

TDR仿真软件：HSpice

阻抗仿真软件：SI9000

除说明书所述的技术特征外，均为本专业技术人员的已知技术。

Claims (1)

1.一种中和过孔容性的方法，其特征在于，在印刷电路板PCB的设计过程中，把过孔两边的传输线变细，使其相对于原来的传输线来说，呈现感性的增加，容性的减少，这样就相当于使用两个小电感中和掉过孔的电容；通过在过孔周围加入感性串联的方式抵消过孔的容性，使感性和容性相互抵消，过孔两边每段呈现感性的传输线长度如下计算：

$L=\frac{Z_x}{T_x}\×\frac{C}{{\left(\frac{Z_x}{Z_o}\right)}^2-1}$

其中：Tx＝L/670呈现感性传输线的时延

Zx＝呈现感性的传输线的特征阻抗Ohm，

Zo＝原有传输线的特征阻抗Ohm，

Tx＝信号在呈现感性的传输线的传输时间ns，

C＝过孔的寄生电容pF

L＝呈现感性的传输线的长度mil

计算所得的最大L须使得Tx＜Trise，即Tx时间应小于信号的上升时间。

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