CN102055437B - 复杂性低的伪正交码发生器 - Google Patents

Abstract

本发明涉及一种伪正交码发生器，通过实施使用组合电路而不使用只读存储器(ROM)电路的伪正交码发生器，使得该伪正交码发生器不仅简化了整体配置，还具有快速的运算速度，并且通过减少门区域而减少其总体尺寸。本发明的伪正交码发生器由以下组件组成，或包括以下组件：将串行传输数据转换为9位并行数据的串并转换器；反复地从0计数到15的4位计数器；和组合电路单元，其利用所述9位并行数据和所述4位计数器值顺序地生成16位伪正交码，其中所述组合电路单元的运算由以下等式组成：

Description

复杂性低的伪正交码发生器

技术领域

本发明涉及伪正交码发生器，具体地，涉及在使用伪正交码的无线电发射系统中最大限度地降低伪正交码发生器的复杂性并提升其运算速度的伪正交码发生器。

背景技术

表1是常规正交编码方法中使用的沃尔什-哈达马(Walsh-Hardamard)码表。在接收四位二进制信号输入的常规正交码发生器中，这些输入之中的一比特行能够包含的正交码的总数是16(＝2⁴)个。这16个正交码中的每一个的长度一直是16位，如表1所示，并且这些正交码的每一列都相互正交。

表1

如上所述，常规正交码发生器需要16码位以传输总共4位数据，由于频谱效率极低，不超过0.25(4/16)，因此存在通道浪费问题。

为解决这个问题，本发明的申请人提出了一种具有优良的频谱效率和强抗干扰特性的伪正交码发生器。图2是2007年9月19日公布的专利号为0761669的韩国专利(在下文中被称为“在先发明”)中的伪正交码发生器的简略框图，该专利已经由本发明的申请人所应用。

如图2所示，根据在先发明的本发明的伪正交码发生器由下述组件组成，或包括下述组件：将串行传输数据转换为9位并行数据的串并转换器10；接收来自串并转换器10的并行数据、并通过将该数据输入作为地址输出16位伪正交码的伪正交码存储器20；和将伪正交码存储器20的并行数据输出转换为串行数据的并串转换器30，其中，根据下文中的EQ-1组成伪正交码存储器20的内容(即输入地址和输出码之间的关系)。

[EQ-1]

如上所述，根据在先发明，举例来说，根据表1所示的沃尔什-哈达马码表将9位大小的传输(信息)数据转换为伪正交码，频谱效率达到了0.5625(9/16)，因此，与常规正交码发生器相比，频谱效率提高了225％。

但是，根据上述的在先发明，由于其需要除了9位串并转换器、512×16位ROM和1位并串转换器之外的4个复用器和3个加法器，因此，配置十分复杂，而且由于当其构成专用集成电路(ASIC)时，门区域扩大许多，因此总体尺寸变大。除上述问题以外，由于其使用ROM，因此还有一个缺点是运算速度较慢。

发明内容

本发明是为了解决上述问题而提出的，本发明的一个目的是提供一种伪正交码发生器，通过实施使用组合电路而不使用只读存储器(ROM)的伪正交码发生器，不仅简化了其整体配置、而且运算速度快，并且通过减少门区域而减少其总体尺寸。

一种实现本发明的上述目的的伪正交码发生器由下述组件组成，或包括下述组件：串并转换器，用于将串行传输数据转换成9位并行数据；4位计数器，用于反复地从0计数到15；和组合电路单元，用于利用所述9位并行数据和所述4位计数器值顺序地生成16位伪正交码，其中所述组合电路单元的运算由下述等式组成：

$\mathrm{cb}0\left(I\right)=b_0\⊕\left(i_1\mathrm{\Λ}{b}_1\right)\⊕\left(i_0\mathrm{\Λ}{b}_2\right)$

$\mathrm{cb}1\left(I\right)=b_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}{b}_4\right)\⊕\left(i_0\mathrm{\Λ}{b}_5\right)$

$\mathrm{cb}2\left(I\right)=b_6\⊕i_3\⊕\left(i_1\mathrm{\Λ}{b}_7\right)\⊕\left(i_0\mathrm{\Λ}{b}_8\right)$

$\mathrm{cb}3\left(I\right)=\stackrel{\‾}{b_0\⊕b_3\⊕b_6}\⊕i_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}(b_1\⊕b_4\⊕b_7)\right)\⊕\left(i_0\mathrm{\Λ}(b_2\⊕b_5\⊕b_8)\right)$

并且，其中，C(I)是所述9位并行数据的伪正交码，0≤I≤15，b0～b9是所述并行数据，i0～i3是二进制化所述I得到的4位计数器值，I是16位伪正交码的指示数。

另一种根据本发明的伪正交码发生器由下述组件组成，或包括下述组件：串并转换器，用于将串行传输数据转换成9位并行数据；4位计数器，用于反复地从0计数到15；和组合电路单元，用于利用所述9位并行数据和所述4位计数器值顺序地生成16位伪正交码，其中所述组合电路单元的运算由下述等式组成：

$\mathrm{cb}0\left(I\right)=b_0\⊕\left(i_1\mathrm{\Λ}{b}_1\right)\⊕\left(i_0\mathrm{\Λ}{b}_2\right)$

$\mathrm{cb}1\left(I\right)=b_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}{b}_4\right)\⊕\left(i_0\mathrm{\Λ}{b}_5\right)$

$\mathrm{cb}2\left(I\right)=b_6\⊕i_3\⊕\left(i_1\mathrm{\Λ}{b}_7\right)\⊕\left(i_0\mathrm{\Λ}{b}_8\right)$

$\mathrm{cb}3\left(I\right)=\stackrel{\‾}{b_0\⊕b_3\⊕b_6}\⊕i_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}(b_1\⊕b_4\⊕b_7)\right)\⊕\left(i_0\mathrm{\Λ}(b_2\⊕b_5\⊕b_8)\right)$

并且，其中，C(I)是所述9位并行数据的伪正交码，0≤I≤15，b0～b9是所述并行数据，i0～i3是二进制化所述I得到的4位计数器值，I是16位伪正交码的指示数。

在上述配置中，还可以包括将所述组合电路单元的逻辑输出值转换为实际值的2×1复用器。

与在先发明的伪正交码发生器相比，根据本发明的伪正交码发生器可以简化配置、可以使门的尺寸最小化，由此降低了码片尺寸，此外，还可以提升其运算速度。

附图说明

图1是常规伪正交码发生器的框图；

图2是根据本发明的示例性实施方式的伪正交码发生器的框图；

图3是根据本发明的另一种示例性实施方式的伪正交码发生器的框图；

图4是图2和图3中的伪正交码发生器的运算时序图。

具体实施方式

在下文中，参考附图详细地描述了本发明的伪正交码发生器的优选示例性实施方式。

图2是根据本发明的示例性实施方式的伪正交码发生器的框图。如图2所示，根据本发明的示例性实施方式的伪正交码发生器由以下组件组成，或包括以下组件：将单位(single bits)串行输入的传输(信息)数据输入转换为9位的串并转换器10；反复从0计数到15的4位计数器200；和组合电路单元100，其利用来自串并转换器10输出的9位并行数据和4位计数器200的计数值(i0～i3)顺序地生成16位伪正交码，其中，组合电路单元100的内部配置可以表示为下述EQ-2。

[EQ-2]

$\mathrm{cb}0\left(I\right)=b_0\⊕\left(i_1\mathrm{\Λ}{b}_1\right)\⊕\left(i_0\mathrm{\Λ}{b}_2\right)$

$\mathrm{cb}1\left(I\right)=b_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}{b}_4\right)\⊕\left(i_0\mathrm{\Λ}{b}_5\right)$

$\mathrm{cb}2\left(I\right)=b_6\⊕i_3\⊕\left(i_1\mathrm{\Λ}{b}_7\right)\⊕\left(i_0\mathrm{\Λ}{b}_8\right)$

$\mathrm{cb}3\left(I\right)=\stackrel{\‾}{b_0\⊕b_3\⊕b_6}\⊕i_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}(b_1\⊕b_4\⊕b_7)\right)\⊕\left(i_0\mathrm{\Λ}(b_2\⊕b_5\⊕b_8)\right)$

在上述EQ-2中，C(I)是所述9位并行数据的伪正交码，0≤I≤15，b0～b9是所述并行数据，i0～i3是二进制化所述I得到的4位计数器值，I是16位伪正交码的指示数。

并且，图2中示出的组合电路单元100由第一～第五组合电路(110～150)组成，其中第一组合电路110执行如EQ-2第1行所述的逻辑运算并输出第1行的临时结果值(cb0)，第二组合电路120执行如EQ-2第2行所述的逻辑运算并输出第2行的临时结果值(cb1)。

类似地，第三组合电路130执行如EQ-2第3行所述的逻辑运算并输出第3行的临时结果值(cb2)，第四组合电路140执行如EQ-2第4行所述的逻辑运算并输出第4行的临时结果值(cb3)。

随后，第五组合电路150利用第1行到第4行的临时结果值(cb0～cb4)执行如EQ-2第5行所述的逻辑运算，并顺序地输出对每一位形成16位伪正交码的最终逻辑结果，其中第1行到4行的临时结果值是第一到第四组合电路(110～140)的输出。

参考标号160是将逻辑值0₂或1₂转换成实际值1或-1(1＝(-1)⁰；-1＝(-1)¹)的2×1复用器，其中逻辑值0₂或1₂是来自第五组合电路150的输出，这种转换也可以与图示不同，而在组合电路单元100外部实施。

图3是根据本发明的另一种示例性实施方式的伪正交码发生器的框图，与图2相同的配置被标记了相同的参考标号，且省略了其详细说明。换言之，由于除了组合电路单元100’的第五组合电路150’的配置与图2的不同之外，图3中的配置与图2的均相同，因此，组合电路单元100’的内部配置可以表示为下述EQ-3。

[EQ-3]

$\mathrm{cb}0\left(I\right)=b_0\⊕\left(i_1\mathrm{\Λ}{b}_1\right)\⊕\left(i_0\mathrm{\Λ}{b}_2\right)$

$\mathrm{cb}1\left(I\right)=b_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}{b}_4\right)\⊕\left(i_0\mathrm{\Λ}{b}_5\right)$

$\mathrm{cb}2\left(I\right)=b_6\⊕i_3\⊕\left(i_1\mathrm{\Λ}{b}_7\right)\⊕\left(i_0\mathrm{\Λ}{b}_8\right)$

$\mathrm{cb}3\left(I\right)=\stackrel{\‾}{b_0\⊕b_3\⊕b_6}\⊕i_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}(b_1\⊕b_4\⊕b_7)\right)\⊕\left(i_0\mathrm{\Λ}(b_2\⊕b_5\⊕b_8)\right)$

如上所述，在本发明中，可以使用组合电路单元100、100’通过9位传输数据和4位计数器值简单且快速地生成伪正交码。

图4是图2和图3中的伪正交码发生器的时序图，如图2-4所示，串行输入的传输(信息)数据由串并转换器10转换成被位间隔(9位)分割的并行数据，4位计数器200在该位间隔中以顺序地方式反复地从0计数到15。

从而，传输输入数据值(b0～b8)和4位计数器值(i0～i3)在一个码片区域内是确定的，因此，使用这些值来执行逻辑运算的组合电路单元100、100’的结果值也是确定的。并且，如果在每一个码片期内反复地执行逻辑运算，每个串行输入的9位传输(信息)数据的16位伪正交码能够被串行地输出。

此外，如果这些串行输出的伪正交码是由并行处理的2位表示的，则能够执行QPSK调制，如果这些串行输出的伪正交码是由并行处理的3位表示的，则可能选择8PSK调制，如果这些串行输出的伪正交码是由并行处理的4位表示的，则可能选择16QAM调制，如果这些串行输出的伪正交码是由并行处理的5位表示的，则可能选择32QAM调制，如果这些串行输出的伪正交码是由并行处理的6位表示的，则可能选择64QAM调制。

本发明的伪正交码发生器不限于上述示例性实施方式，并且可以通过本发明允许的技术精神范围内的各种修改后的方式来实施本发明的伪正交码发生器。

Claims (4)

1.一种伪正交码发生器，包括：

串并转换器，用于将串行传输数据转换成9位并行数据；

4位计数器，用于反复地从0计数到15；及

组合电路单元，用于利用所述9位并行数据和所述4位计数器值顺序地生成16位伪正交码，其中所述组合电路单元的运算由下述等式组成：

$\mathrm{cb}0\left(I\right)=b_0\⊕\left(i_1\mathrm{\Λ}{b}_1\right)\⊕\left(i_0\mathrm{\Λ}{b}_2\right)$

$\mathrm{cb}1\left(I\right)=b_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}{b}_4\right)\⊕\left(i_0\mathrm{\Λ}{b}_5\right)$

$\mathrm{cb}2\left(I\right)=b_6\⊕i_3\⊕\left(i_1\mathrm{\Λ}{b}_7\right)\⊕\left(i_0\mathrm{\Λ}{b}_8\right)$

$\mathrm{cb}3\left(I\right)=\stackrel{\‾}{b_0\⊕b_3\⊕b_6}\⊕i_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}(b_1\⊕b_4\⊕b_7)\right)\⊕\left(i_0\mathrm{\Λ}(b_2\⊕b_5\⊕b_8)\right)$

并且，其中，C(I)是所述9位并行数据的伪正交码，0≤I≤15，b0～b9是所述并行数据，i0～i3是二进制化所述I得到的4位计数器值，I是16位伪正交码的指示数，cb0(I)、cb1(I)、cb2(I)、cb3(I)表示得到的临时结果值。

2.如权利要求1所述的伪正交码发生器，还包括2×1复用器，用于将所述组合电路单元输出的逻辑值转换为实际值。

3.一种伪正交码发生器，包括：

串并转换器，用于将串行传输数据转换成9位并行数据；

4位计数器，用于反复地从0计数到15；及

组合电路单元，用于利用所述9位并行数据和所述4位计数器值顺序地生成16位伪正交码，其中所述组合电路单元的运算由下述等式组成：

$\mathrm{cb}0\left(I\right)=b_0\⊕\left(i_1\mathrm{\Λ}{b}_1\right)\⊕\left(i_0\mathrm{\Λ}{b}_2\right)$

$\mathrm{cb}1\left(I\right)=b_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}{b}_4\right)\⊕\left(i_0\mathrm{\Λ}{b}_5\right)$

$\mathrm{cb}2\left(I\right)=b_6\⊕i_3\⊕\left(i_1\mathrm{\Λ}{b}_7\right)\⊕\left(i_0\mathrm{\Λ}{b}_8\right)$

$\mathrm{cb}3\left(I\right)=\stackrel{\‾}{b_0\⊕b_3\⊕b_6}\⊕i_3\⊕i_2\⊕\left(i_1\mathrm{\Λ}(b_1\⊕b_4\⊕b_7)\right)\⊕\left(i_0\mathrm{\Λ}(b_2\⊕b_5\⊕b_8)\right)$

并且，其中，C(I)是所述9位并行数据的伪正交码，0≤I≤15，b0～b9是所述并行数据，i0～i3是二进制化所述I得到的4位计数器值，I是16位伪正交码的指示数，cb0(I)、cb1(I)、cb2(I)、cb3(I)表示得到的临时结果值。

4.如权利要求3所述的伪正交码发生器，还包括2×1复用器，用于将所述组合电路单元输出的逻辑值转换为实际值。

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