JP2011101334A

JP2011101334A - 擬似直交符号発生器

Info

Publication number: JP2011101334A
Application number: JP2009293012A
Authority: JP
Inventors: Yong Seong Kim; 容誠金; Kyeung-Hak Seo; 京鶴徐; Jin Woong Cho; 鎭雄趙; Hyunseok Lee; 鉉錫李; Taigil Kwon; 大吉權; Yongseok Lim; 容錫林
Original assignee: Korea Electronics Technology Institute
Current assignee: Korea Electronics Technology Institute
Priority date: 2009-11-09
Filing date: 2009-12-24
Publication date: 2011-05-19
Anticipated expiration: 2029-12-24
Also published as: CN102055437B; KR101038095B1; KR20110051000A; US20110109486A1; CN102055437A; JP4931991B2; US7944374B1

Abstract

【課題】全体的な構成を簡単にするだけでなく動作速度を速くすることができ、更にゲート面積を減少させて全体のサイズを縮小する。
【解決手段】本発明の擬似直交符号発生器は、直列送信データを９ビット単位の並列データに変換する直並列変換器；０から１５まで繰り返してカウントする４ビットカウンタ及び前記９ビットの並列データと前記４ビットカウンタ値を用いて１６ビットの擬似直交符号を順次に発生させる組合せ回路部を含んでなり、前記組合せ回路部の信号処理はｃｂ０（Ｉ），ｃｂ１（Ｉ），ｃｂ２（Ｉ），ｃｂ３（Ｉ），Ｃ（Ｉ）の所定の式（０≦Ｉ≦１５）で表され、ここで、Ｃ（Ｉ）は前記９ビットの並列データに対する擬似直交符号として０≦Ｉ≦１５であり、ｂ０〜ｂ９は前記９ビットの並列データであり、ｉ０〜ｉ３は１６ビットの擬似直交符号に対するインデックスである前記Ｉは二進化した４ビットカウンタ値である。
【選択図】図２

Description

本発明は、擬似直交符号発生器に関するものであって、特に擬似直交符号を使用する無線送信システムにおいて擬似直交符号化器の複雑度を最小化し、その動作速度を向上させた擬似直交符号発生器に関する。

以下の表１は従来の直交符号化方式で使われるウォルシュ・アダマール（Ｗａｌｓｈ− Ｈａｒｄａｍａｒｄ）コードテーブルである。まず、従来の直交符号発生器では総４個のビットが入力されるが、このように入力されたビット列が有する直交符号の総個数は１６（＝２^４）個である。そして、このような総１６個の直交符号の各長さは表１のコードテーブルに示すようにいつも１６ビットとなり、このような直交符号の各行は互いに直交することになる。

前述のように、従来の直交符号発生器では総４個のビットを伝送するために１６個の符号ビットが要求されて、そのスペクトル効率が０．２５（４／１６）に過ぎないほど極めて低いため、チャンネルを浪費するという問題点があった。

そこでこのような問題点を補うために、本出願人は、干渉に対して強い性能を見せ、且つスペクトル効率に優れた擬似直交符号発生器を提案したところ、図２は本出願人が先行出願して韓国特許第７６１６６９号（特許登録日：２００７年９月１９日）として登録された擬似直交符号発生器（以下、「先行発明」と称する。）の概略的なブロック構成図である。

図２に示すように、本出願人の先行発明に係る擬似直交符号発生器は、直列送信データを９ビット単位の並列データに変換する直並列変換器１０と、直並列変換器１０から並列データが入力され、このように入力されたデータをアドレスとして１６ビットの擬似直交符号を出力する擬似直交符号メモリー２０及び擬似直交符号メモリー２０から出力される並列データを直列データに再変換する並直列変換器３０とを含んでなり、擬似直交符号メモリー２０の内容、即ち入力アドレス及び出力符号の関係（信号処理）は次式で表される。

前述のような本出願人の先行発明によれば、例えば９ビットの大きさの送信（情報）データを表１に示すウォルシュ・アダマールコードテーブルによって擬似直交符号化して１６ビットのデータに変換することで、そのスペクトル効率は０．５６２５（＝９／１６）になり、これにより従来の直交符号発生器に比べてそのスペクトル効率を２２５％ほど向上させている。

韓国特許第７６１６６９号公報。

しかし、前述のような先行発明によれば、９ビットの直並列変換器、５１２×１６ビットＲＯＭ及び１ビット並直列変換器の以外に論理値を定数値に変換する４個のマルチプレクサと３個の加算器が更に要求されることから、その構成が非常に複雑であるだけでなく、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）化した場合に、ゲート面積が格段に大きくなって全体のサイズが大きくなり、その他にもＲＯＭを使用するため、動作速度が遅いという短所があった。

本発明は前述の問題点を解決するために案出されたものであって、記憶回路であるＲＯＭの代りに組合せ回路を使用して擬似直交符号発生器を具現することにより全体的な構成を簡単にするだけでなく、動作速度を速くすることができ、更にゲートの面積を減少させて全体のサイズを縮小することができるようにした擬似直交符号発生器の提供を目的とする。

前述の目的を達成するための本発明の擬似直交符号発生器は、直列送信データを９ビット単位の並列データに変換する直並列変換器；０から１５まで繰り返してカウントする４ビットカウンタ及び前記９ビットの並列データと前記４ビットカウンタ値を用いて１６ビットの擬似直交符号を順次に発生させる組合せ回路部を含んでなり、前記組合せ回路部の信号処理は次式で表され、

ここで、Ｃ（Ｉ）は前記９ビットの並列データに対する擬似直交符号として０≦Ｉ≦１５であり、ｂ０〜ｂ９は前記９ビットの並列データであり、ｉ０〜ｉ３は１６ビットの擬似直交符号に対するインデックスである前記Ｉを二進化した４ビットカウンタ値である。

本発明の他の特徴による擬似直交符号発生器は、直列送信データを９ビット単位の並列データに変換する直並列変換器；０から１５まで繰り返してカウントする４ビットカウンタ及び前記９ビットの並列データと前記４ビットカウンタ値を用いて１６ビットの擬似直交符号を順次に発生させる組合せ回路部を含んでなり、前記組合せ回路部の信号処理は次式で表され、

前述の構成において、前記組合せ回路部から出力される論理値を実数値に変換する２×１マルチプレクサを更に具備することもできる。

本発明の擬似直交符号発生器によれば、先行発明の擬似直交符号発生器と比較して、構成を単純化することができるだけでなくゲートのサイズを最小化して、結果的にチップのサイズを縮小することができ、更にその動作速度を速くすることができる。

従来の擬似直交符号発生器のブロック構成図である。本発明の一実施例に係る擬似直交符号発生器のブロック構成図である。本発明の他の実試例に係る擬似直交符号発生器のブロック構成図である。図２及び図３の擬似直交符号発生器の動作タイミング図である。

以下において、添付した図面を参照して本発明の擬似直交符号発生器の望ましい実試例について詳しく説明する。

図２は本発明の一実施例に係る擬似直交符号発生器のブロック構成図である。図２に示すように、本発明の一実施例に係る擬似直交符号発生器は、１ビットずつ直列に入力される送信（情報）データを９ビットに変換する直並列変換器１０と、擬似直交符号のビットの長さ、即ち０から１５までを繰り返してカウントする４ビットカウンタ２００、及び、直並列変換器１０から出力される９ビットの並列データと４ビットカウンタ２００の４ビットカウンタ値（ｉ０〜ｉ３）を用いて１６ビットの長さの擬似直交符号を順次に発生させる組合せ回路部１００とを含んでなるが、その組合せ回路部１００の内部構成（信号処理）は次式で表される。

一方、図２に示す組合せ回路部１００は、更に第１乃至第５の組合せ回路１１０〜１５０を含んでなるが、第１の組合せ回路１１０は［数４］の１行目の論理演算を行って第１列の中間結果値（ｃｂ０）を出力し、第２の組合せ回路１２０は［数４］の２行目の論理演算を行って第２列の中間結果値（ｃｂ１）を出力する。同様に、第３の組合せ回路１３０は［数４］の３行目の論理演算を行って第３列の中間結果値（ｃｂ２）を出力し、第４の組合せ回路１４０は［数４］の４行目の論理演算を行って第４列の中間結果値（ｃｂ３）を出力する。次に、第５の組合せ回路１５０は第１乃至第４の組合せ回路１１０〜１４０から出力された第１列乃至第第４列の中間結果値（ｃｂ０〜ｃｂ４）を［数４］の５行目のように論理演算して１６ビットの長さの擬似直交符号を形成する各ビットの最終論理値を順次に出力する。

図面において、図面符号１６０は２×１マルチプレクサとして第５の組合せ回路１５０から出力される０_２又は１_２の論理値を１又は−１の実数値に変換（１＝（−１）^０；−１＝（−１）^１）するところ、図示とは相違するが、これを組合せ回路部１００の外部に構成することもできる。

図３は本発明の他の実施例に係る擬似直交符号発生器のブロック構成図であるので、図２と同じ構成に対しては同様の図面符号を付与し、その詳細な説明は省略する。即ち、図３では組合せ回路部１００′の第５の組合せ回路１５０′を図２と相違するように構成したこと以外には、図２の構成と同一であるところ、その組合せ回路部１００′の内部構成（信号処理）は次式で表される。

このように、本発明では９ビットの送信データと４ビットカウンタ値を組合せ回路部１００、１００′を用いて論理演算することにより、容易且つ速やかに擬似直交符号を発生させることができる。

図４は図２及び図３の擬似直交符号発生器の動作タイミング図である。図２乃至図４に示すように、直列に入力される送信（情報）データは直並列変換器１０によって１ビット区間（９ビット）ずつ分けて並列データに変換されるが、このような１ビット区間で４ビットカウンタ２００は０から１５までの順次カウントを繰り返す。これにより、１チップ区間内では入力される送信（情報）データ値（ｂ０〜ｂ８）と４ビットカウンタ値（ｉ０〜ｉ３）が固定されるが、結果的にこの値などを用いて論理演算を行う組合せ回路部１００、１００′の出力結果値も固定されることになる。そして、このように１チップ区間毎に論理演算を繰り換えして行うと、直列に入力される９ビットの送信（情報）データ毎に１６ビットの擬似直交符号が直列に出力されることができる。

また、このように直列に出力される擬似直交符号を２ビット並列で処理してシンボル化すれば、ＱＰＳＫ変調を行うことができ、３ビット並列で処理してシンボル化すれば８ＰＳＫ変調、４ビット並列で処理してシンボル化すれば１６ＱＡＭ変調、５ビット並列で処理してシンボル化すれば３２ＱＡＭ変調、６ビット並列で処理してシンボル化すれば６４ＱＡＭ変調を行うことができる。

本発明の擬似直交符号発生器は前述の実試例に限られず、本発明の技術思想が許容する範囲内で多様に変形して実施することができる。

以上詳述したように、本発明の擬似直交符号発生器によれば、先行発明の擬似直交符号発生器と比較して、構成を単純化することができるだけでなくゲートのサイズを最小化して、結果的にチップのサイズを縮小することができ、更にその動作速度を速くすることができる。

１０…直並列変換器、
２０…擬似直交符号発生用ＲＯＭ、
３０…並直列変換器、
１００，１００′…組合せ回路部、
１１０〜１４０…第１乃至第４の組合せ回路、
１５０，１５０′…第５の組合せ回路、
１６０…マルチプレクサ、
２００…４ビットカウンタ。

Claims

直列送信データを９ビット単位の並列データに変換する直並列変換器；
０から１５まで繰り返してカウントする４ビットカウンタ及び
前記９ビットの並列データと前記４ビットカウンタ値を用いて１６ビットの擬似直交符号を順次に発生させる組合せ回路部を含んでなり、前記組合せ回路部の信号処理は次式で表され、

ここで、Ｃ（Ｉ）は前記９ビットの並列データに対する擬似直交符号として０≦Ｉ≦１５であり、ｂ０〜ｂ９は前記９ビットの並列データであり、ｉ０〜ｉ３は１６ビットの擬似直交符号に対するインデックスである前記Ｉを二進化した４ビットカウンタ値であることを特徴とする擬似直交符号発生器。
直列送信データを９ビット単位の並列データに変換する直並列変換器；
０から１５まで繰り返してカウントする４ビットカウンタ及び
前記９ビットの並列データと前記４ビットカウンタ値を用いて１６ビットの擬似直交符号を順次に発生させる組合せ回路部を含んでなり、前記組合せ回路部の信号処理は次式で表され、

ここで、Ｃ（Ｉ）は前記９ビットの並列データに対する擬似直交符号として０≦Ｉ≦１５であり、ｂ０〜ｂ９は前記９ビットの並列データであり、ｉ０〜ｉ３は１６ビットの擬似直交符号に対するインデックスである前記Ｉを二進化した４ビットカウンタ値であることを特徴とする擬似直交符号発生器。
前記組合せ回路部から出力される論理値を実数値に変換する２×１マルチプレクサを更に具備したことを特徴とする請求項１又は２に記載の擬似直交符号発生器。