CN102054777A

CN102054777A - 半导体器件的制造方法

Info

Publication number: CN102054777A
Application number: CN 200910197823
Authority: CN
Inventors: 王祯贞
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-10-28
Filing date: 2009-10-28
Publication date: 2011-05-11
Anticipated expiration: 2029-10-28
Also published as: CN102054777B

Abstract

本发明涉及同时具有拉应力以及压应力的半导体器件的制造方法，包括步骤：提供同时具有NMOS晶体管和PMOS晶体管的半导体基底；在半导体基底上沉积拉应力层；在拉应力层上沉积复合硬掩膜层，该复合硬掩膜由至少两层硬掩膜层组合而成，且硬掩膜层的沉积速率自半导体基底表面逐层递增；去除PMOS晶体管上的复合硬掩膜层和拉应力层；沉积压应力层；去除NMOS晶体管上的压应力层、部分复合硬掩膜层；进行互连结构制作。本发明在形成复合硬掩膜层时，第一层硬掩膜层能够充分填充相邻晶体管栅极之间的沟槽，避免空隙产生，之后形成的产品的电学性能得到保障。当沟槽填充完成，采用较快的速率沉积硬掩膜层，使生产效率得到提高。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种在同一半导体基底上同时包括具有拉应力的半导体器件和具有压应力的半导体器件的制造方法。

背景技术

随着半导体工艺进入亚微米时代，MOS器件的驱动电流提升问题日趋得到重视，驱动电流的提升将大大改善元件的延迟时间(time delay)、提高元件的响应速率。

操控应力是改善MOS器件、尤其是场效应晶体管中载流子迁移率以及增大MOS器件的跨导(或者减小串连电阻)，进而提高驱动电流的有效方式。

当应力施加到半导体晶体管的沟道时，载流子的迁移率从它们在无应力半导体情况下的原始值发生改变，因而晶体管的跨导和导通电流也从它们在无应力半导体情况下的原始值发生改变。这是因为在沟道内施加的应力和对半导体结构产生的应力会影响带隙结构(即，破坏带结构的简并度)并改变载流子的有效质量。对于NMOS晶体管来说，受到沿着沟道方向(即空穴的移动方向或者将漏极连接到源极的方向)的拉伸应力，可以使得沟道区域中的分子排列更加疏松，从而提高电子的迁移率；反之，对于PMOS晶体管来说，受到沿着沟道方向的压缩应力，可以得沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率。

现有技术中，对半导体晶体管施加压力的方法主要有两种，一种是“全局应力”，另一种是“局部应力”。

“全局应力”是从衬底产生的、施加到整个晶体管器件区域的应力，例如是由绝缘体上硅锗结构、SiGe应力释放缓冲层或者SiC应力释放缓冲层之类的结构产生。“局部应力”是仅从局部结构施加到邻近沟道的局部区域的应力，施加局部应力的方法包括“应力记忆技术(Stress Memorization Technique，简称SMT)”及DSL(Dual stress liner)。

应力记忆技术的典型工艺方法是：(a)提供同时具有NMOS晶体管和PMOS晶体管的半导体基底；(b)在半导体基底上沉积拉应力层；(c)在拉应力层上沉积硬掩膜层；(d)选择性去除PMOS晶体管上的硬掩膜层和拉应力层、暴露PMOS晶体管，保留NMOS晶体管上的硬掩膜层和拉应力层；(e)在硬掩膜层和暴露的PMOS晶体管上沉积压应力层；(f)选择性去除NMOS晶体管上的压应力层、部分复合硬掩膜层，保留PMOS晶体管上的压应力层；(g)在硬掩膜层和压应力层上沉积金属前介质层以及进行互连结构制作。详细过程，还可以参考公开号为CN1921122A的中国发明专利申请“半导体装置及其制造方法”。

发明人发现，经过上述工艺所形成的半导体产品，相邻晶体管的栅极之间容易形成空隙，该空隙主要形成于硬掩膜层中。这是因为随着半导体技术不断发展，相邻两个晶体管的栅极之间的距离越来越近，使得相邻栅极之间所形成的沟槽的宽度越来越窄，如果采用传统沉积速率形成硬掩膜层，将不能充分填充相邻栅极之间的沟槽、导致空隙产生，后续形成其它结构时，空隙不能完全被弥补，最终形成的半导体产品上就会存在缺陷，以至影响器件的电学性能，例如因空隙的存在导致互连线间的短路。

发明内容

本发明所要解决的技术问题是改善DSL半导体器件的制造方法，防止相邻晶体管的栅极之间形成空隙。

为实现上述目的，本发明提出的半导体器件的制造方法是：

提供同时具有NMOS晶体管和PMOS晶体管的半导体基底；

在半导体基底上沉积拉应力层；

在拉应力层上沉积复合硬掩膜层，该复合硬掩膜由至少两层硬掩膜层组合而成，且硬掩膜层的沉积速率自半导体基底表面逐层递增；

选择性去除PMOS晶体管上的复合硬掩膜层和拉应力层、暴露PMOS晶体管，保留NMOS晶体管上的复合硬掩膜层和拉应力层；

在复合硬掩膜层和暴露的PMOS晶体管上沉积压应力层；

选择性去除NMOS晶体管上的压应力层、部分复合硬掩膜层，保留PMOS晶体管上的压应力层；

在复合硬掩膜层和压应力层上沉积金属前介质层以及进行互连结构制作。

优选的，所述复合硬掩膜层由2～4层硬掩膜层组合而成。

优选的，各层硬掩膜层的材料相同，且为SiO₂。

优选的，所述复合硬掩膜层的厚度为300～

优选的，所述复合硬掩膜层由第一层硬掩膜层、第二层硬掩膜层、第三层硬掩膜层组合而成的三层复合层。

优选的，所述拉应力层和压应力层的材料均为氮化硅。

由于上述技术方案的实施，使得在形成复合硬掩膜层时，第一层硬掩膜层能够充分填充相邻晶体管栅极之间的沟槽，避免空隙产生，之后形成的产品的电学性能得到保障。当沟槽填充完成，采用较快的速率沉积硬掩膜层，使生产效率得到提高。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为本发明制造方法的流程图；

图2至图11为图1所示方法的示意图。

具体实施方式

发明人发现，随着半导体器件尺寸的减小，如果采用传统沉积速率形成硬掩膜层，相邻栅极之间所形成的沟槽的底部会存在不能被填充的区域。虽然可以通过降低沉积速率来提高离子的空隙填充能力，但是随着沉积速率的降低，生产效率就会降低。

发明人提出一种改善的DSL半导体器件的制造方法，参见图1，包括如下步骤：S1，提供同时具有NMOS晶体管和PMOS晶体管的半导体基底；S2，在半导体基底上沉积拉应力层；S3，在拉应力层上沉积复合硬掩膜层，该复合硬掩膜由至少两层硬掩膜层组合而成，且硬掩膜层的沉积速率自半导体基底表面逐层递增；S4，选择性去除PMOS晶体管上的复合硬掩膜层和拉应力层、暴露PMOS晶体管，保留NMOS晶体管上的复合硬掩膜层和拉应力层；S5，在复合硬掩膜层和暴露的PMOS晶体管上沉积压应力层；S6，选择性去除NMOS晶体管上的压应力层、部分复合硬掩膜层，保留PMOS晶体管上的压应力层；S7，在复合硬掩膜层和压应力层上沉积金属前介质层以及进行互连结构制作。

下面结合图2至图10对图1所示方法进行详细介绍。

S1，提供同时具有NMOS晶体管和PMOS晶体管的半导体基底。

参见图2，提供半导体基底10，所述半导体基底10可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。

在半导体基底10上形成晶体管，在本实施例中，所述晶体管为场效应晶体管，本实施例仅以NMOS晶体管N1和PMOS晶体管P1为例说明。所述的NMOS晶体管N1与PMOS晶体管P1均包括栅极110、形成在栅极110两侧的侧墙113、以及形成在栅极110两侧半导体基底10内的源极111以及漏极112，在某些实施例中，所述源极111以及漏极112靠近栅极110的一侧还形成有源/漏扩展区。所述NMOS晶体管N1与PMOS晶体管P1之间通过浅沟槽11相隔离，所述浅沟槽11内填充有电介质。

对于NMOS晶体管，在其源/漏扩展区中掺入的离子可以为磷离子或砷离子。当注入离子是砷离子时，离子注入能量为2KeV至5KeV，离子注入剂量为5×10¹⁴/cm²至2×10¹⁵/cm²；当注入离子是磷离子时，离子注入能量为1KeV至3KeV，离子注入剂量为5×10¹⁴/cm²至2×10¹⁵/cm²。而对于PMOS晶体管，在其源/漏区中掺入的离子可以为二氟化硼离子、硼离子或铟离子。当注入离子是硼离子时，离子注入能量为0.5KeV至2KeV，离子注入剂量为5×10¹⁴/cm²至2×10¹⁵/cm²；当注入离子是二氟化硼离子时，离子注入能量为1KeV至4KeV，离子注入剂量为5×10¹⁴/cm²至2×10¹⁵/cm²。对于NMOS晶体管，在其源/漏区中掺入的离子可以为磷离子或砷离子。当注入离子是砷离子时，离子注入能量为10KeV至50KeV，离子注入剂量为1×10¹⁵/cm²至4×10¹⁵/cm²；当注入离子是磷离子时，离子注入能量为5KeV至30KeV，离子注入剂量为1×10¹⁵/cm²至4×10¹⁵/cm²。而对于PMOS晶体管，在其源/漏区中掺入的离子可以为二氟化硼离子、硼离子。当注入离子是硼离子时，离子注入能量为1KeV至5KeV，离子注入剂量为1×10¹⁵/cm²至5×10¹⁵/cm²；当注入离子是二氟化硼离子时，离子注入能量为2KeV至15KeV，离子注入剂量为1×10¹⁵/cm²至5×10¹⁵/cm²。

NMOS晶体管N1和PMOS晶体管P1的具体形成工艺与现有技术相同，可以采用常规的CMOS工艺制作图2所示的器件结构。本实施例中，仅以形成一个NMOS晶体管N1以及一个PMOS晶体管P1为例，并非对本发明所述制造方法中的半导体器件结构做出限定，本领域技术人员应当可以将本发明所述制造方法推及并应用至其他结构的半导体器件制造工艺中，特此说明。

随着半导体器件尺寸的不断缩小，所述NMOS晶体管N1的栅极侧墙底部和PMOS晶体管P1的栅极侧墙底部之间的间距也不断缩小，并且在实际生产中，经过刻蚀工艺，器件的表面并非理想的平整面，而是具有凹凸起伏的面。在某些场合下，通过切片观察发现，两个相邻晶体管栅极侧墙底部之间的实际间距可能小于

S2，在半导体基底上沉积拉应力层。

参见图3，在半导体基底10上沉积拉应力层12。本实施例中，所述拉应力层12的材质为氮化硅。所述拉应力层12主要可以通过PECVD(等离子增强化学气相沉积)方式形成。通过改变所述化学气相沉积的参数，可以调节拉应力层12对底部晶体管所诱发的应力类型以及应力大小。

拉应力层12的厚度不小于

优选范围为

例如可以为

所述拉应力层12所诱发的应力类型为拉伸应力，因此能够提高NMOS晶体管N1中沟道区的载流子迁移率。

S3，在拉应力层上沉积复合硬掩膜层，该复合硬掩膜由至少两层硬掩膜层组合而成，且硬掩膜层的沉积速率自半导体基底表面逐层递增。

参见图4a，首先在拉应力层12上沉积第一层硬掩膜层1；参见图4b，在第一层硬掩膜层1上沉积第二层硬掩膜层2；......；直至图4n，在第n-1层硬掩膜层上沉积第n层硬掩膜层n。

上述多层硬掩膜层组合形成复合硬掩膜层13。

上述硬掩膜层的沉积速率自半导体基底10表面逐层递增，例如，第一层硬掩膜层的沉积速率小于常规沉积速率，可以确保充满相邻栅极之间的沟槽，第n层硬掩膜层的沉积速率大于常规沉积速率，可以提高生产效率，而第2～(n-1)层硬掩膜层为接近常规沉积速率。

n一般选择2～4的范围，则一方面能满足增强复合硬掩膜层13致密性、形成对沟槽良好填充能力、防止产生空隙，另一方面工艺复杂性增加不大。

为降低成本，各硬掩膜层的材质是相同的，例如都为SiO₂。整个复合硬掩膜层的厚度为300～

在本实施例中，各硬掩膜层采用化学气相沉积工艺，例如可采用PECVD或者SACVD(Sub-atmosphere CVD)的方式形成，分3层形成。在一个具体的实施例中，采用SACVD方式沉积SiO₂，温度400-480℃，腔体压力100-800Torr，四乙氧基硅烷(TEOS)流量0.4-3.5gm(克每分钟)，O₃流量10000-30000sccm(标准立方厘米每分钟)，N₂流量10000-30000sccm。

在沉积第一层硬掩膜层时，沉积速率较低，其阶梯覆盖率最好，具有较好的沟槽填充能力、可以避免空隙产生。当第一层硬掩膜层沉积完成后，相邻晶体管栅极之间的沟槽部分或者大部分被填充完毕，可采用沉积速率较大的第二层硬掩膜层继续填充至沟槽被完全填充，因为此时沟槽最狭窄区域已被填充完毕，可以采用较高的沉积速率。当沟槽被完全填充完毕后，可采用沉积速率最高的第三层硬掩膜层沉积至需要的高度。在一个详细的实施例中，沉积速率、沉积时间、沉积厚度见表一。

表一，复合硬掩膜层分三层硬掩膜层沉积的详细参数

采用沉积速率逐渐升高的复合掩膜层，具有以下好处：一.具有较好的沟槽填充能力；二.在兼顾沟槽填充能力的同时，可以提高沉积效率，缩短工艺时间，例如，在表一中，整个复合硬掩膜层的沉积时间为125s，如果全程采用第一层硬掩膜层的沉积速率，时间会延长到200s；三.将掩膜层的层数控制在二至四层，这样的工艺具有可以接受的复杂程度。复合硬掩膜层的沉积层数，每层的沉积速率和沉积时间，均可进行调节。因该根据半导体基底的尺寸，比如沟槽尺寸，应力层厚度和后续工艺，比如干法蚀刻等整和工艺的需要，进行全面优化。本案例仅提供一种实施参数，此参数并非适用于所有结构。

S4，选择性去除PMOS晶体管上的复合硬掩膜层和拉应力层、暴露PMOS晶体管，保留NMOS晶体管上的复合硬掩膜层和拉应力层。

参见图5，在整个复合硬掩膜层13上旋涂光刻胶，使光线透过掩模版对光刻胶进行曝光，经过显影，形成第一光刻胶图形14。所述第一光刻胶图形14覆盖NMOS晶体管N1的区域而暴露PMOS晶体管P1的区域。

参见图6，以所述第一光刻胶图形14为掩模依次干法刻蚀复合硬掩膜层13和拉应力层12，除去PMOS晶体管P1的区域对应的复合硬掩膜层和拉应力层，至出露PMOS晶体管P1，而NMOS晶体管N1区域对应的拉应力层12得到保留。

参见图7，除去第一光刻胶图形14，例如可以采用灰化法工艺。

S5，在复合硬掩膜层和暴露的PMOS晶体管上沉积压应力层。

参见图8，在NMOS晶体管N1区域对应的复合硬掩膜层13以及PMOS晶体管P1上沉积压应力层15。本实施例中，所述压应力层15的材质也为氮化硅，当然，在其它实施例中还可以是金属硅化物。所述压应力层15也可以通过PECVD方式形成。

压应力层15的厚度不小于

优选范围为

例如可以为所述压应力层15所诱发的应力类型为压缩应力，因此能够提高PMOS晶体管P1中沟道区的载流子迁移率。

S6，选择性去除NMOS晶体管上的压应力层、部分复合硬掩膜层，保留PMOS晶体管上的压应力层。

参见图9，在整个压应力层15上旋涂光刻胶，使光线透过掩模版对光刻胶进行曝光，经过显影，形成第二光刻胶图形16。所述第二光刻胶图形16覆盖PMOS晶体管P1的区域而暴露NMOS晶体管N1的区域。

参见图10，以所述第二光刻胶图形16为掩模干法刻蚀压应力层15(以复合硬掩膜层13为刻蚀终止层)和部分复合硬掩膜层13，除去NMOS晶体管N1区域对应的压应力层，而PMOS晶体管P1的区域对应的压应力层15得到保留。

参见图11，除去第二光刻胶图形16。

S7，在复合硬掩膜层和压应力层上沉积金属前介质层以及进行互连结构制作。

在沉积金属前介质层时，相邻晶体管栅极之间的复合硬掩膜层13与拉应力层12、压应力层15之间贴合紧密，不存在空隙，沉积金属前介质层后，相邻晶体管栅极之间也不存在间隙，产品的性能得以保障。之后可以进行后端多层互连结构的制作，使得MOS器件的栅极110、源极111、漏极112上形成插塞，与本发明的创造点联系不大，在此不再赘述。

本实施例以场效应晶体管为例说明制造方法的原理，此并非对于晶体管种类的限制。本实施例中的具体参数也能够在可以实施的范围内进行扩充。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种半导体器件的制造方法，其特征在于包括如下步骤：

提供同时具有NMOS晶体管和PMOS晶体管的半导体基底；

在半导体基底上沉积拉应力层；

在复合硬掩膜层和暴露的PMOS晶体管上沉积压应力层；

2.根据权利要求1所述的方法，其特征在于：所述复合硬掩膜层由2～4层硬掩膜层组合而成。

3.根据权利要求1所述的方法，其特征在于：各层硬掩膜层的材料相同。

4.根据权利要求3所述的方法，其特征在于：硬掩膜层的材料为SiO₂。

5.根据权利要求1或者4所述的方法，其特征在于：所述复合硬掩膜层的厚度为300～

6.根据权利要求2所述的方法，其特征在于：所述复合硬掩膜层由第一层硬掩膜层、第二层硬掩膜层、第三层硬掩膜层组合而成。

7.根据权利要求6所述的方法，其特征在于：所述第二层硬掩膜层沉积之后，填充满相邻晶体管的栅极之间的沟槽。

8.根据权利要求1所述的方法，其特征在于：所述拉应力层的材料为氮化硅。

9.根据权利要求1所述的方法，其特征在于：所述压应力层的材料为氮化硅。