CN102045034A

CN102045034A - 可变增益放大电路

Info

Publication number: CN102045034A
Application number: CN2010105262110A
Authority: CN
Inventors: 川岛贵宏; 栗原塁
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-10-21
Filing date: 2010-10-21
Publication date: 2011-05-04
Also published as: JP2011091572A; US20110260789A1; US8279002B2

Abstract

本发明的目的在于提供一种稳定地进行动作的可变增益电路。本发明的可变增益放大电路的特征在于，具备：运算放大器，该运算放大器的非反相输入端子被施加规定的电压；反馈电阻，该反馈电阻的一端与运算放大器的反相输入端子相连接，另一端与运算放大器的输出端子相连接；以及可变电阻，该可变电阻的一端被施加输入电压，另一端与运算放大器的反相输入端子相连接。

Description

可变增益放大电路

技术领域

本发明涉及一种可变增益放大电路。

背景技术

在光拾取器用IC等集成电路中，有时会使用以所期望的增益来放大输入信号的可变增益放大电路。图2是表示一般的可变增益放大电路(下面称为VGA：Variable Gain Amplifier)100的结构的图(例如参照专利文献1)。VGA 100构成为包括运算放大器110、电阻120～122、开关130、131以及电容器140。此外，在此，将电阻120～122的电阻值分别设为R0～R2。例如，在仅接通开关130的情况下，电阻121被连接在运算放大器110的反相输入端子与输出端子之间。因此，VGA 100的直流增益的大小为R1/R0。另外，例如，在仅接通开关131的情况下，VGA 100的直流增益的大小为R2/R0。这样，通过控制开关130、131的接通、断开，VGA 100的直流增益发生变化。此外，连接在运算放大器110的反相输入端子与输出端子之间的电容器140是对VGA 100的频带进行限制的电容。

专利文献1：日本特开2008-301035号公报

发明内容

发明要解决的问题

另外，作为反馈电阻的电阻121、122存在寄生电容。因此，当对开关130、131的接通、断开进行切换时，运算放大器110的反馈环路中的电容值发生变化，而存在运算放大器110的相位余裕恶化的情况。另外，当运算放大器110的相位余裕恶化时，VGA 100有时会进行振荡。

本发明是鉴于上述问题而完成的，其目的在于提供一种稳定地进行动作的可变增益电路。

用于解决问题的方案

为了达到上述目的，本发明的一个侧面所涉及的可变增益放大电路具备：运算放大器，该运算放大器的非反相输入端子被施加规定的电压；反馈电阻，该反馈电阻的一端与上述运算放大器的反相输入端子相连接，另一端与上述运算放大器的输出端子相连接；以及可变电阻，该可变电阻的一端被施加输入电压，另一端与上述运算放大器的反相输入端子相连接。

发明的效果

能够提供稳定地进行动作的可变增益电路。

附图说明

图1是表示作为本发明的一个实施方式的光拾取器用IC 10的结构的图。

图2是表示一般的VGA 100的结构的图。

附图标记说明

10：光拾取器用IC；20：光电二极管；21：电流电压变换电路；22：VGA；23、24：缓冲放大器；25、26：端子；30、70：运算放大器；31、50～53：电阻；40：控制电路；55：电容器；60、61：NMOS晶体管。

具体实施方式

根据本说明书以及附图的记载，至少明确以下事项。

图1是表示作为本发明的一个实施方式的光拾取器用IC 10的结构的图。光拾取器用IC 10例如是接收来自光拾取器(未图示)的激光、并将其变换为电信号的电路。光拾取器用IC 10构成为包括光电二极管20、电流电压变换电路21、VGA 22、缓冲放大器23、24以及端子25、26。

光电二极管20根据所接收的激光的强度生成电流I1。

电源电压变换电路21是将电流I1变换为电压V1的电路，构成为包括运算放大器30以及电阻31。对运算放大器30的非反相输入端子施加基准电压Vref1。另外，电阻31被连接在运算放大器30的反相输入端子与输出端子之间。因此，在运算放大器30的输出端子生成以基准电压Vref1为中心、根据电流I1的电流值与电阻31的电阻值的积而发生变化的电压V1。

VGA 22是以基于设定数据得到的增益对电压V1进行放大的电路，构成为包括控制电路40、电阻50～53、电容器55、NMOS晶体管60、61以及运算放大器70。

控制电路40例如根据从微型计算机(未图示)输入的例如两比特的设定数据来控制NMOS晶体管60、61的导通、截止。此外，控制电路40构成为包括存储设定数据的存储器。当输入设定数据(0，0)时，控制电路40使NMOS晶体管60、61都截止，当输入设定数据(1，0)时，控制电路40使NMOS晶体管60导通并使NMOS晶体管61截止。另外，当输入设定数据(0，1)时，控制电路40使NMOS晶体管60截止并使NMOS晶体管61导通。并且，当输入设定数据(1，1)时，控制电路40使NMOS晶体管60、61都导通。

电阻50～52被串联连接在运算放大器30的输出端子与运算放大器70的反相输入端子之间。电阻50(第一电阻)和电阻51相连接的节点与NMOS晶体管60(开关元件)的漏极相连接，电阻51和电阻52相连接的节点与NMOS晶体管60的源极相连接。另外，电阻51和电阻52相连接的节点与NMOS晶体管61(开关元件)的漏极相连接，电阻52和运算放大器70的反相输入端子相连接的节点与NMOS晶体管61的源极相连接。因此，运算放大器30的输出端子与运算放大器70的反相输入端子之间所连接的电阻、即运算放大器70的输入侧电阻的电阻值根据NMOS晶体管60、61的状态而发生变化。此外，电阻50～52相当于可变电阻，电阻51、52相当于第二电阻，NMOS晶体管60、61相当于开关电路。

电阻53是被连接在运算放大器70的反相输入端子与输出端子之间的反馈电阻。电容器55与电阻53同样地连接在运算放大器70的反相输入端子与输出端子之间。因而，运算放大器70作为以运算放大器70的输入侧电阻的阻抗与电阻53和电容器55的阻抗之比对电压V1进行反相放大的反相放大电路而进行动作。此外，由于对运算放大器70的非反相输入端子施加了基准电压Vref2，因此运算放大器的输出端子的电压V2以基准电压Vref2为中心进行变化。

缓冲放大器23将以规定的增益对电压V2进行放大后得到的电压Vout1输出到端子25。缓冲放大器24将以规定的增益对电压V2进行反相放大后得到的电压Vout2输出到端子26。即，通过缓冲放大器23、24对电压V2进行差动放大。

[VGA 22的直流增益]

在此，对设定了不同的设定数据的情况下从VGA 22输出的电压V2进行说明。此外，在本实施方式中，将电阻50的电阻值设为R0，将电阻51的电阻值设为r1，将电阻52的电阻值设为r2，将电阻53的电阻值设为R1，并将NMOS晶体管60的导通电阻设为Ron1，将NMOS晶体管61的导通电阻设为Ron2。此外，设导通电阻Ron1、Ron2与电阻r1、r2相比分别足够小。另外，对电阻50～52、NMOS晶体管61、62进行设计，使得在电阻值R0、r1、r2之间，R0＞＞r1＞r2成立，在电阻值R0、r1//Ron1、r2//Ron2之间，R0＞＞r1//Ron1＞r2//Ron2成立，其中//表示电阻并联得到的电阻值。因此，由电阻52和导通电阻Ron2决定的合成电阻比由电阻51和导通电阻Ron1决定的合成电阻小，与电阻50串联连接的合成电阻的值从电阻50一侧起按顺序减小。并且，在此设为基准电压Vref2例如为0(零)V。

在对控制电路40设定设定数据(0，0)的情况下，NMOS晶体管60、61都截止，因此VGA 22的直流增益A(0，0)为-R1/(R0+r1+r2)。此外，下面，将与对控制电路40设定的设定数据(0，0)相对应的VGA 22的直流增益记载为直流增益A(0，0)。

因此，电压V2为

V2＝(-R1/(R0+r1+r2))×V1......(1)

在对控制电路40设定设定数据(1，0)的情况下，NMOS晶体管60导通而NMOS晶体管61截止。因此，直流增益A(1，0)为-R1/(R0+r1//Ron1+r2)。因而，电压V2为

V2＝(-R1/(R0+r1//Ron1+r2))×V1......(2)

在对控制电路40设定设定数据(0，1)的情况下，NMOS晶体管60截止而NMOS晶体管61导通。因此，直流增益A(0，1)为-R1/(R0+r1+r2//Ron2)。因而，电压V2为

V2＝(-R1/(R0+r1+r2//Ron2))×V1......(3)

在对控制电路40设定设定数据(1，1)的情况下，NMOS晶体管60、61都导通。因此，直流增益A(1，1)为-R1/(R0+r1//Ro 1+r2//Ron2)。因而，电压V2为

V2＝(-R1/(R0+r1//Ron1+r2//Ron2))×V1......(4)

如上所述，导通电阻Ron1、Ron2与电阻r1、r2相比分别足够小，且R0＞＞r1＞r2。因此，VGA 22的直流增益的大小为A(1，1)＞A(1，0)＞A(0，1)＞A(0，0)。这样，本实施方式的VGA 22能够根据设定数据使直流增益发生变化。

[光拾取器用IC 10的动作]

对光拾取器用IC 10的动作进行说明。此外，例如设为对控制电路40设定设定数据(1，1)。

首先，当由光电二极管20接收来自光拾取器(未图示)的激光时，生成与激光强度相应的电压V1。以直流增益A(1，1)对电压V1进行放大，作为电压V2输出到缓冲放大器23、24。其结果是电压V2被差动放大，从而作为电压Vout1、Vout2分别输出到端子25、26。

以上说明了本实施方式的光拾取器用IC 10。在本实施方式的VGA 22中，为了使直流增益发生变化，不是改变设置于运算放大器70的反馈环路的电阻53，而是使运算放大器70的输入侧电阻的电阻值发生变化。因此，在VGA 22中运算放大器70的反馈环路的电容值不发生变化，因此能够减小反馈环路给运算放大器70的相位余裕带来的影响。因而，在与例如使设置于反馈环路上的电阻发生变化的一般的VGA进行比较的情况下，VGA22稳定地进行动作。

另外，在VGA 22中，设置有串联连接在被施加电压V1的节点、即运算放大器30的输出端子与运算放大器70的反相输入端子之间的电阻50～52。另外，与电阻51并联地设置有NMOS晶体管60、与电阻52并联地设置有NMOS晶体管61。在本实施方式中，通过对NMOS晶体管60、61的导通、截止进行切换，能够使运算放大器70的输入侧电阻值容易地发生变化。

另外，在串联连接的电阻50～52中的被施加电压V1的电阻50上没有并联连接NMOS晶体管等。因此，在VGA 22中，由电阻50的电阻值R0与电阻53的电阻值R1之比所决定的R1/R0成为直流增益的基准。

另外，在VGA 22中，利用两比特的设定数据进行控制的两个NMOS晶体管60、61分别与电阻51、52并联连接。因此，VGA22能够得到四个不同的直流增益。这样，在VGA 22中，利用两个电阻和两个NMOS晶体管来改变输入侧电阻值，但是例如也可以设置与运算放大器70的输入侧串联连接的n个电阻和与n个电阻分别并联连接的NMOS晶体管。在这种情况下，能够得到2n个不同的直流增益。另外，例如，在使用n个电阻的情况下也同样，串联连接n个电阻的情况与并联连接n个电阻的情况相比易于计算合成电阻。因此，在要特别增加与运算放大器70的输入侧连接的电阻的数量的情况下，通过如本实施方式那样串联连接n个电阻能够减轻设计负担。

另外，一般来说导通电阻Ron1、Ron2根据NMOS晶体管60、61各自的漏极-源极间电压而发生变化。在本实施方式中，将电阻50的电阻值R0设为比电阻51、52各自的电阻值r1、r2大。因此，即使在电压V1变化较大的情况下，电阻51、52的电压变化也比电阻50的电压变化小。即，在VGA 22中，即使电压V1变化较大，也能够使NMOS晶体管60、61的漏极-源极间的电压变化较小。因而，在VGA 22中，导通电阻Ron1、Ron2的变化相对于电压V1的变化较小，因此能够得到精确度较佳的直流增益。

另外，在本实施方式中，将电阻51的电阻值r1设为比电阻52的电阻值r2大。因此，即使在电压V1变化较大的情况下，电阻52的电压变化也较小。即，在VGA 22中，即使电压V1变化较大，也能够使NMOS晶体管61的漏极-源极间的电压变化较小。具体地说，例如，当将NMOS晶体管61的漏极-源极间电压设为Vds时，在设定了设定数据(0，1)的情况下，Vds＝((r2//Ron2)/(R0+r1+r2//Ron2))×V1。此外，在此，设NMOS晶体管61的源极电压与Vref2＝0V相当。当使电压Vds的右边的分子、分母除以(R0+r1)时，Vds＝((r2//Ron2)/(R0+r1)/(1+(r2//Ron2)/(R0+r1))×V1。如上所述，电阻值r1＞电阻值r2，因此，(r2//Ron2)/(R0+r1)与例如电阻值r 1＜电阻值r2的情况下的(r2//Ron2)/(R0+r1)相比较小。其结果是在本实施方式中，在电压V1变化较大时也会抑制电压Vds的变化，因此NMOS晶体管61的导通电阻Ron2的值几乎是固定的。因而，利用本实施方式的VGA 22能够得到精确度较佳的直流增益。

此外，上述实施例是用于使本发明易于理解的内容，而不是用于限定、解释本发明的内容。本发明能够不脱离其要旨地进行变更、改良，并且本发明也包括其等价物。

Claims

1.一种可变增益放大电路，其特征在于，具备：

运算放大器，该运算放大器的非反相输入端子被施加规定的电压；

反馈电阻，该反馈电阻的一端与上述运算放大器的反相输入端子相连接，另一端与上述运算放大器的输出端子相连接；以及

可变电阻，该可变电阻的一端被施加输入电压，另一端与上述运算放大器的反相输入端子相连接。

2.根据权利要求1所述的可变增益放大电路，其特征在于，

上述可变电阻包括：

第一电阻，其设置于被施加上述输入电压的节点与上述反相输入端子之间；

第二电阻，其与上述第一电阻串联连接；以及

开关电路，其与上述第二电阻并联连接。

3.根据权利要求2所述的可变增益放大电路，其特征在于，

上述第一电阻的一端被施加上述输入电压，

上述第二电阻被设置于上述第一电阻的另一端与上述反相输入端子之间。

4.根据权利要求3所述的可变增益放大电路，其特征在于，

上述第二电阻包括串联连接的多个电阻，

上述开关电路构成为包括与上述多个电阻分别并联连接的多个开关元件。

5.根据权利要求4所述的可变增益放大电路，其特征在于，

上述第一电阻的电阻值大于上述多个电阻各自的电阻值，

上述开关元件是MOS晶体管，该MOS晶体管的漏极与上述多个电阻中对应的某一个电阻的一端相连接，源极与上述某一个电阻的另一端相连接。

6.根据权利要求5所述的可变增益放大电路，其特征在于，

由上述多个电阻中的各个电阻与和上述多个电阻中的各个电阻相连接的上述MOS晶体管的导通电阻所决定的各个合成电阻从与上述第一电阻连接的一侧起顺序减小。