CN101981673B - 金属栅结构及其制造方法 - Google Patents

金属栅结构及其制造方法 Download PDF

Info

Publication number
CN101981673B
CN101981673B CN200980110701.8A CN200980110701A CN101981673B CN 101981673 B CN101981673 B CN 101981673B CN 200980110701 A CN200980110701 A CN 200980110701A CN 101981673 B CN101981673 B CN 101981673B
Authority
CN
China
Prior art keywords
gate
metal
electric insulation
dielectric
cap layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980110701.8A
Other languages
English (en)
Other versions
CN101981673A (zh
Inventor
W·拉赫马迪
S·奥泽尔
J·克劳斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101981673A publication Critical patent/CN101981673A/zh
Application granted granted Critical
Publication of CN101981673B publication Critical patent/CN101981673B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种制造金属栅结构的方法，包括提供衬底(110)，其上形成有栅极电介质(120)，邻近该栅极电介质的功函数金属(130)，以及邻近该功函数金属的栅极金属(140)；选择性地在栅极金属上居中地形成牺牲盖层(310)；在该牺牲盖层上形成电绝缘层(161)以使该电绝缘层至少部分地包围该牺牲盖层；选择性地去除该牺牲盖层以在该电绝缘层中形成对准该栅极金属的沟槽(410)；以及用电绝缘材料填充该沟槽以在该栅极金属上居中形成电绝缘盖(150)。

Description

金属栅结构及其制造方法
技术领域
本发明公开的实施例一般地涉及用于微电子器件的金属栅(metalgate)结构，且更具体地涉及用于该栅结构的保护性蚀刻停止层。
背景技术
场效应晶体管(FET)包括与主体端子关联的源极、漏极和栅极端子。为了在晶体管内提供必要的电连接，接触结构必须形成为连接各种端子至晶体管内和外的其他结构。随着管脚间距(pitch)尺度(scaling)持续地增加计算机芯片上的晶体管封装密度，可用于形成这种电接触的空间迅速减少。
在一个FET构造中，源极和漏极端子位于主体内且栅极位于主体上，如此以便形成与源极/漏极端子的电连接，该源极/漏极接触必须经过该栅极旁边。考虑现有的管脚间距尺度趋势，在源极/漏极端子和栅极之间的不希望的电连接(短路)的产生将因为在现有晶体管制造技术下的配准(registration)和临界尺寸(CD)控制的限制而迅速地变为不可避免的。
发明内容
根据本发明一方面，提供一种金属栅结构，包括：衬底；在衬底上的栅极电介质；邻近该栅极电介质的功函数金属；邻近该功函数金属的栅极金属；在该栅极金属上居中的电绝缘盖；在该电绝缘盖上且至少部分地包围该电绝缘盖的电绝缘层；邻近该栅极电介质的间隔件；以及至少部分地包围间隔件的介电材料。
根据本发明另一方面，提供一种制造金属栅结构的方法，该方法包括：提供衬底，其上形成有栅极电介质，邻近该栅极电介质的功函数金属，以及邻近该功函数金属的栅极金属；选择性地在栅极金属上居中地形成牺牲盖层；在该牺牲盖层上形成电绝缘层以使该电绝缘层至少部分地包围该牺牲盖层；选择性地去除该牺牲盖层以在该电绝缘层中形成对准该栅极金属的沟槽；以及用电绝缘材料填充该沟槽以在该栅极金属上居中地形成电绝缘盖。
根据本发明再另一方面，提供一种制造金属栅结构的方法，该方法包括：提供衬底，其上形成有高-k栅极电介质，邻近该高-k栅极电介质的功函数金属，邻近该功函数金属的铝栅电极，邻近该高-k栅极电介质的间隔件，以及邻近该间隔件的层间电介质；选择性地在该铝栅电极上居中地形成牺牲钨盖层；在该牺牲钨盖层上形成氧化硅膜以使该氧化硅膜至少部分地包围该牺牲钨盖层；选择性地去除该牺牲钨盖层以在该氧化硅膜中形成对准该铝栅电极的沟槽；以及用该铝栅电极上居中的氮化硅盖填充该沟槽。
附图说明
通过阅读下面的详细说明，结合附图，将更容易理解公开的实施例，其中附图：
图1是根据本发明的一个实施例的金属栅结构的截面图；
图2是图示根据本发明的一个实施例的金属栅结构的制造方法的流程图；以及
图3-5是根据本发明的实施例的图1的金属栅结构在其制造工艺的各个特定点时的截面图。
为了简化以及清楚图示，所绘附图图示了一般的构造形式，而众所周知的特征和技术的描述和细节可能被省略，以避免与本发明所述实施例的讨论产生不必要的混淆。另外，所绘附图中的元件并不一定是按比例绘制的。例如，图中一些元件的尺寸相对于其它元件可能是被夸大了的，以帮助提高对本发明的实施例的理解。不同附图中的相同的附图标记表示相同的元件，而相似的附图标记不一定表示相似的元件。
在说明书和权利要求中术语“第一”、“第二”、“第三”、“第四”等等(如果有的话)，用来区别相似元件，而不一定用来描述特定顺序或者按年代顺序排列的次序。应该理解这样所使用的术语在适当的情况下是可以互换的，因此，例如，本文所述本发明的实施例可以按照本文所图示的或描述的顺序以外的顺序来操作。类似的，如果本文所述的方法包括一系列步骤，那么本文所呈现的这些步骤的顺序不一定是这些步骤可被执行的唯一顺序，并且所列出的步骤中的某些可以能被省略和/或本文没有描述的某些其它步骤可以会被增加到该方法中。此外，术语“包含”、“包括”、“具有”及其任何变化形式，规定为涵盖了非排他性的包含，使得包含一系列单元的设备、方法、物品、或者过程并不一定限于那些单元，而是可以包含其它没有明确列出或者在该过程、方法、产品或设备中所固有的单元。
在说明书和权利要求中的术语“左”、“右”、“前”、“后”、“上”、“底”、“在...之上”、“在...之下”等等，如果有的话，是用于描述的目的，而不是一定用于描述固定不变的相对位置。应该理解这样使用的术语在适当的情况下是可互换的，因此，例如，本文所描述的本发明的实施例可以按照本文所图示的或描述的那些以外的取向来操作。本文所用的术语“耦合”定义为直接或者间接以电或者非电的方式连接。本文所描述的对象彼此“邻近”，根据短语所使用的上下文而具有适当的含义，可能是彼此物理接触、彼此靠近，或者彼此在相同大致部位或区域中。本文的短语“在一个实施例中”的出现，不是必然都指代相同的实施例。
具体实施方式
在发明的一个实施例中，一种制造金属栅结构的方法包括：提供衬底，其上形成有栅极电介质，邻近该栅极电介质的功函数金属以及邻近该功函数金属的栅极金属；选择性地在栅极金属上居中形成牺牲盖层；在该牺牲盖层上形成电绝缘层以使该电绝缘层至少部分地包围该牺牲盖层；选择性地去除该牺牲盖层以在该电绝缘层中形成对准该栅极金属的沟槽；以及用电绝缘材料填充该沟槽以在该栅极金属上居中形成电绝缘的盖。
如上所提及的，根据为了达到高的晶体管密度(其将符合未来的工艺技术)而必须的迅速发展的管脚间距尺度，源极/漏极至栅极接触短路突显为变得更加难以避免。在铜栅电极上的自对准盖结构已经被证明且可为此问题提供部分的解决方案，但在35纳米(nm)以下的栅极尺寸中不被认为是有用的，因为铜填充工艺在这些尺寸时是非常勉强够格的。
发明的实施例提供一种甚至在栅极尺寸小于35nm时在铝和其他金属栅晶体管上形成自对准的保护盖的方法，因为该栅的形成不被栅电极填充所限制。这样的保护盖可为接触配准提供充裕的余量(robustmargin)以及也可容许接触CD更大，由此降低接触电阻。
现在参考附图，图1是根据发明的一个实施例的金属栅结构100的截面视图。如图1所示，金属栅结构100包括衬底110、在衬底110上的栅极电介质120、邻近栅极电介质120的功函数金属130和邻近功函数金属130的栅极金属140。金属栅结构100进一步包括电绝缘盖150(由于其仅生长在金属栅上，因此其在栅极金属140上居中设置且与栅极金属140自对准)、在电绝缘盖150上且至少部分地包围电绝缘盖150的电绝缘层160、邻近该栅极电介质120的间隔件170，以及至少部分地包围间隔件170的介电材料180，例如，层间电介质(ILD)如第一级ILD(ILD0)。电绝缘层160包括下部161和上部162。
作为一个例子，栅极金属140可为金属或金属合金，例如铝、钨、氮化钛或类似的，或适合于原子层沉积(ALD)的任何金属或合金(已列出的那些之外的)。此处应注意，功函数金属130可以是与形成栅极金属140的材料相同的材料。另一个例子，电绝缘盖150可包括氮化硅(Si3N4)、碳化硅(SiC)或类似物，或可用作用于在金属栅结构100的制造中使用的特定的蚀刻化学(etchchemistry)的蚀刻停止层的任何非-电性导通(介电)材料，如下将进一步讨论的。
作为另一个例子，栅极电介质120可为具有相对高的介电常数的材料。(传统上，这样的材料是本文指的“高-k材料”，“高-k电介质”或类似物。)过去广泛用作栅极电介质的二氧化硅(SiO2)具有大约3.9的介电常数κ(经常写作“k”)。此文件中提及的高-k材料指具有明显高于SiO2的介电常数的介电常数的材料。在实际中，这样的材料典型地具有大约8-10或更高的介电常数(然而具有低于此的介电常数的材料可能仍列为高-k材料)。类似地，本文提及的“低-k”材料指具有相对于SiO2低的介电常数的材料，例如具有小于大约3.5的介电常数的材料。
作为一个例子，栅极电介质120可为具有至少大约20的介电常数的铪-基、锆-基或钛-基介电材料。在一特定的实施例中，该高-k材料可为氧化铪或氧化锆，其均具有介于大约20和大约40之间的介电常数。
作为另一个例子，电绝缘层160的下部161可包括氧化硅或另一种介电材料。在某些实施例中，下部161是低-k介电材料。在某些实施例中，电绝缘层160的上部162包括与下部161中相同的介电材料以使下部161和上部162之间的任何边界不容易辨认或整体消失。在其他实施例中，上部162和下部161可包括不同类型的电绝缘材料。
图2是示例根据发明的一个实施例的金属栅结构的制造方法200的流程图。作为一个例子，方法200可形成晶体管，其具有在铝或其他栅极金属上的自对准的保护盖以提供例如本文讨论的优点。
方法200的步骤210是提供衬底，其上形成有栅极电介质，邻近该栅极电介质的功函数金属以及邻近该功函数金属的栅极金属。作为一个例子，该衬底、该栅极电介质、该功函数金属以及该栅极金属可相应地类似于衬底110、栅极电介质120、功函数金属130和栅极金属140，其均在图1中示出。同样作为步骤210的一部分，或在另一步骤中，间隔件可形成为邻近该高-k栅极电介质以及ILD可形成为邻近该间隔件。作为一个例子，该间隔件可类似于间隔件170以及该ILD可类似于介电材料180，其均首先在图1中示出。
在一个实施例中，步骤210或随后的步骤可包括暴露该栅极金属于缓冲氢氟酸溶液或稀释的盐酸溶液。作为一个例子，该缓冲氢氟酸溶液可包括氢氟酸、去离子水和缓冲剂(例如氟化铵或类似物)。该缓冲剂维持该氢氟酸溶液在一合适的pH水平，其至少在一个实施例中为4和6之间的pH。作为另一个例子，稀释的盐酸溶液可包括一份每体积的盐酸(29％水溶液)和10份每体积的去离子水。在一个实施例中，该栅极金属暴露于该缓冲的氢氟酸溶液长达大约10至60秒之间的一段时间。(更长的暴露时间可能开始刻蚀或者不利地影响金属栅结构100的其他部分，如ILD0。)
方法200的步骤220是选择性地在该栅极金属上居中地形成牺牲盖层。(如下进一步讨论的，本文习语“选择性形成”和类似习语指允许第一材料形成在第二材料或材料类型上但不在第三材料或材料类型上形成的工艺。)作为一个例子，该牺牲盖层可类似于最先在图3中示出的牺牲盖层310，图3是根据发明的一个实施例的金属栅结构100在其制造工艺的一特定点处的截面图。应注意，图3描述在其制造工艺中比图1更早的时期点的金属栅结构100。
作为一个例子，牺牲盖层310可包括钨或另一种材料，其可在栅极金属140上面形成自对准结构。下面描述的是一实施例，其中牺牲盖层310包括钨并且栅极金属140包括铝。
钨的化学气相沉积(CVD-W)是用于各种应用的重要的金属化技术。在超大规模集成电路(ULSI)的应用中，CVD-W常常用于填充接触通孔(由于其填充高的高宽比结构而无空洞的能力)。CVD-W沉积的另一个方面是其在一定沉积条件下能选择性地沉积在硅或其他金属上而不在SiO2或其他绝缘体上沉积的能力。
发明的实施例采用此选择性沉积能力以形成自对准至该栅极金属140的铝(即在其上居中地)的牺牲盖层310。在一个实施例中，例如，使用CVD技术选择性地沉积钨，在该CVD中采用大约5-10个CVD循环，在大约200摄氏度(℃)至大约300℃之间的温度下，将高流速(flow)(例如大约1Torr)氢气(H2)和低流速(即大约30mTorr)六氟化钨(WF6)前驱物引入CVD腔。此实施例的化学反应的顺序如下所示，其中Al是铝，AlF3是三氟化铝，AlF2是二氟化铝以及HF是氢氟酸。
WF6+2Al→W+AlF3
2AlF3→3AlF2(在300℃以上加热)
WF6+3H2→W+6HF
在一特定实施例中，步骤220的反应在大约200℃至大约275℃之间的温度下执行，优选此范围内较低的温度。如果温度太高(例如高于大约300℃)则钨开始与栅结构包括的铝形成合金。另一方面，如果温度太低(例如低于大约200℃)则期望的选择性开始失去。
方法200的步骤230是在该牺牲盖层上形成电绝缘层以使该电绝缘层至少部分地包围该牺牲盖层。作为一个例子，该电绝缘层可类似于图1中示出的电绝缘层160的下部161。在其沉积后，该电绝缘层被平坦化并且被回抛光(polishedback)以暴露该钨(或其他)牺牲盖层。
方法200的步骤240是选择性地去除该牺牲盖层以在该电绝缘层中形成对准该栅极金属的沟槽。应理解本文在该上下文使用的该词“沟槽”是广义地使用的，其可指代任何类型的开口、空隙、空腔、孔洞、空位或其后可用材料填充的类似物，如下讨论的。作为一个例子，沟槽可类似于最先在图4中示出的沟槽410，图4是根据发明的一个实施例的金属栅结构100在其制造工艺的的一特定点处的截面图。应注意，类似图3，图4描述在其制造工艺中比图1更早的时期点的金属栅结构100。如在图4中所示，沟槽410位于栅极金属140之上，且对准栅极金属140。
在一个实施例中，步骤240包括使用包括基质(base)和氧化剂的蚀刻物蚀刻掉该牺牲盖层。作为一个例子，基质可包括氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)或类似物。作为另一个例子，该氧化剂可包括过氧化氢(H2O2)、溶解的臭氧(O3)或类似物。作为再另一个例子，该蚀刻物可具有在4和10之间的pH。在一特定的实施例中，该蚀刻物的pH在6和8之间。采用如上面所给定的条件和成分，在关于发明实施例中使用的蚀刻物选择性地溶解钨，即，溶解钨且不溶解铝或功函数金属，因此允许自对准保护盖形成在铝栅(或其他材料形成的栅)上，如下进一步讨论的。
方法200的步骤250使用电绝缘材料填充该沟槽以在该栅极金属上居中形成电绝缘盖。作为一个例子，该电绝缘盖可类似于在图1中示出的电绝缘盖150。此电绝缘盖完全覆盖和保护底下的栅电极(例如，通过在源极/漏极接触蚀刻中作为蚀刻停止层)。作为一个例子，该电绝缘盖的成分和/或该源极/漏极接触蚀刻的蚀刻化学可选择为使该电绝缘盖基本上对于该接触蚀刻化学具有不透性的以使接触蚀刻可进行而不引起栅极金属损坏问题。此反过来导致提高的接触配准余量和如上讨论的其他优点。
电绝缘盖150也在图5中示出，其是根据发明的一个实施例的金属栅结构100在其制造工艺的的一个特定点处的截面图。应注意，类似图3和4，图5描述在其制造工艺中比图1更早的时期点的金属栅结构100。图5示出紧随其沉积之后的电绝缘盖150，此时具有圆顶；随后给出的(参见图1)基本平顶是通过回抛光电绝缘盖150形成的，以使其与电绝缘层160的下部161的表面565平齐。图5中的虚线555指出电绝缘盖在至少一个实施例中被回抛光达到的水平线(level)。
电绝缘盖150的回抛光之后，电绝缘层160的上部162可沉积在下部161上。作为一个例子，金属栅结构100可然后呈现在图1中指出的形状且在源极/漏极接触蚀刻中电绝缘盖150将完全地保护栅极金属140，如本文描述的。
虽然参考具体实施例描述了本发明，本领域技术人员将理解，不脱离本发明的精神或范围可作出各种变形。相应地，公开的发明的实施例旨在示例发明的范围且非旨在限制。意图是发明的范围将仅限于所附权利要求所要求的范围。例如，对于本领域技术人员，将容易明白本文讨论的金属栅结构和相关的方法可在多种实施例中完成，且前面讨论的特定实施例不一定代表所有可能实施例的全部描述。
此外，益处、其他优点和问题的解决方案已经参考具体实施例描述了。但是，该些益处、优点、问题的解决方案以及任何可导致任何益处、优点或解决方案产生或变得更显著的元件不解释为任何或所有权利要求的关键的、要求的或根本的特征或元件。
此外，如果这些实施例和/或限制(1)未明确在权利要求中要求保护，以及(2)在等同原则下为或等同为权利要求中明确的元件和/或限制，则在等同原则下，本文公开的实施例和限制非献于公众。

Claims (22)

1.一种金属栅结构，包括：
衬底；
在衬底上的栅极电介质；
与所述栅极电介质相邻的功函数金属；
与所述功函数金属相邻的栅极金属；
在所述栅极金属上居中的电绝缘盖；
在所述电绝缘盖上且至少部分地包围所述电绝缘盖的电绝缘层，所述电绝缘层包括下部，该下部与所述电绝缘盖直接接触且具有与所述电绝缘盖的表面共面的表面，且其中，所述电绝缘层的所述下部包括低-k介电材料，所述电绝缘层的上部在所述电绝缘盖上且包括与下部中相同的介电材料；
与所述栅极电介质相邻的间隔件；以及
至少部分地包围所述间隔件的介电材料。
2.根据权利要求1的金属栅结构，其中：
所述栅极金属是选自铝、钨和氮化钛组成的组中的物质。
3.根据权利要求1的金属栅结构，其中：
所述电绝缘盖是选自氮化硅和碳化硅组成的组中的物质。
4.根据权利要求1的金属栅结构，其中：
所述栅极电介质是高-k介电材料。
5.根据权利要求1的金属栅结构，其中：
所述功函数金属和所述栅极金属是相同的材料。
6.一种制造金属栅结构的方法，所述方法包括：
提供衬底，其上形成有栅极电介质，与所述栅极电介质相邻的功函数金属，以及与所述功函数金属相邻的栅极金属；
选择性地在栅极金属上居中地形成牺牲盖层；
在所述牺牲盖层上形成低-k介电材料以使所述低-k介电材料至少部分地包围所述牺牲盖层，其中，所述所述低-k介电材料的上部在所述牺牲盖层上，并且所述低-k介电材料的下部与所述牺牲盖层直接接触且具有与所述牺牲盖层的表面共面的表面；
选择性地去除所述牺牲盖层以在所述低-k介电材料中形成对准所述栅极金属的沟槽；
用电绝缘材料填充所述沟槽以在所述栅极金属上居中地形成电绝缘盖；以及
在所述低-k介电材料上沉积电绝缘层。
7.根据权利要求6的方法，其中：
选择性地形成所述牺牲盖层包括形成钨盖层。
8.根据权利要求7的方法，其中：
选择性地形成所述牺牲盖层是在200摄氏度至275摄氏度之间的温度下执行的。
9.根据权利要求7的方法，进一步包括：
在选择性地形成所述牺牲盖层之前暴露所述栅极金属于缓冲氢氟酸溶液。
10.根据权利要求9的方法，其中：
所述缓冲氢氟酸溶液包括缓冲剂；以及
所述缓冲剂包括氟化铵。
11.根据权利要求10的方法，其中：
所述栅极金属暴露于所述缓冲氢氟酸溶液10至60秒之间的时间。
12.根据权利要求7的方法，进一步包括：
在选择性地形成所述牺牲盖层之前暴露所述栅极金属于稀释的盐酸溶液。
13.根据权利要求12的方法，其中：
所述稀释的盐酸酸溶液包括一份每体积的盐酸和10份每体积的去离子水。
14.根据权利要求7的方法，其中：
选择性地去除所述牺牲盖层包括使用包括氢氧化铵以及四甲基氢氧化铵之一和氧化剂的蚀刻物来蚀刻掉所述牺牲盖层。
15.根据权利要求14的方法，其中：
所述氧化剂包括过氧化氢和臭氧中的一种。
16.根据权利要求15的方法，其中：
所述蚀刻物具有介于4和10之间的pH。
17.一种制造金属栅结构的方法，所述方法包括：
提供衬底，其上形成有高-k栅极电介质，与所述高-k栅极电介质相邻的功函数金属，与所述功函数金属相邻的铝栅电极，与所述高-k栅极电介质相邻的间隔件，以及与所述间隔件相邻的层间电介质；
选择性地在所述铝栅电极上居中地形成牺牲钨盖层；
在所述牺牲钨盖层上形成氧化硅膜以使所述氧化硅膜至少部分地包围所述牺牲钨盖层；
选择性地去除所述牺牲钨盖层以在所述氧化硅膜中形成对准所述铝栅电极的沟槽；以及
用铝栅电极上居中的氮化硅盖填充所述沟槽；以及
在所述氧化硅膜上形成电绝缘层。
18.根据权利要求17的方法，其中：
选择性地形成所述牺牲钨盖层是使用化学气相沉积工艺而完成的。
19.根据权利要求18的方法，其中：
所述化学气相沉积工艺使用分子氢前驱物和六氟化钨前驱物。
20.根据权利要求19的方法，其中：
所述分子氢前驱物以第一流动速率被引入化学气相沉积腔；
所述六氟化钨前驱物以第二流动速率被引入化学气相沉积腔；且
所述第一流动速率高于所述第二流动速率。
21.根据权利要求20的方法，还包括：
在选择性地形成所述牺牲钨盖层之前暴露所述铝栅电极于缓冲氢氟酸溶液大约10秒的时间。
22.根据权利要求21的方法，其中：
选择性地去除所述牺牲钨盖层包括使用蚀刻物蚀刻掉所述牺牲钨盖层，所述蚀刻物包括氧化剂以及氢氧化铵或者四甲基氢氧化铵；
所述氧化剂包括过氧化氢和溶解臭氧中的一种；以及
所述蚀刻物具有介于6和8之间的pH。
CN200980110701.8A 2008-05-21 2009-05-14 金属栅结构及其制造方法 Active CN101981673B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/154,307 US7875519B2 (en) 2008-05-21 2008-05-21 Metal gate structure and method of manufacturing same
US12/154307 2008-05-21
PCT/US2009/043898 WO2009142982A2 (en) 2008-05-21 2009-05-14 Metal gate structure and method of manufacturing same

Publications (2)

Publication Number Publication Date
CN101981673A CN101981673A (zh) 2011-02-23
CN101981673B true CN101981673B (zh) 2016-08-03

Family

ID=41340788

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980110701.8A Active CN101981673B (zh) 2008-05-21 2009-05-14 金属栅结构及其制造方法

Country Status (5)

Country Link
US (2) US7875519B2 (zh)
CN (1) CN101981673B (zh)
DE (1) DE112009000670B4 (zh)
TW (1) TW201007943A (zh)
WO (1) WO2009142982A2 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875519B2 (en) 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
TWI536451B (zh) * 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之ｎ型金氧半導體金屬閘極材料、製造方法及設備
KR101615654B1 (ko) * 2010-05-14 2016-05-12 삼성전자주식회사 반도체 소자의 형성방법
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
KR101900024B1 (ko) 2011-12-22 2018-09-19 인텔 코포레이션 반도체 구조
US20130175619A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Silicon-on-insulator transistor with self-aligned borderless source/drain contacts
US8779515B2 (en) 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
US9384988B2 (en) * 2013-11-19 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate protection caps and method of forming the same
KR20150091895A (ko) * 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US9419097B2 (en) 2014-11-24 2016-08-16 International Business Machines Corporation Replacement metal gate dielectric cap
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
US9570450B1 (en) 2015-11-19 2017-02-14 International Business Machines Corporation Hybrid logic and SRAM contacts
CN108369959B (zh) * 2015-12-26 2022-04-12 英特尔公司 非平面晶体管中的栅极隔离
US9929046B2 (en) 2016-07-21 2018-03-27 International Business Machines Corporation Self-aligned contact cap
US20180144973A1 (en) * 2016-11-01 2018-05-24 Applied Materials, Inc. Electromigration Improvement Using Tungsten For Selective Cobalt Deposition On Copper Surfaces
US10242918B2 (en) 2017-02-08 2019-03-26 International Business Machines Corporation Shallow trench isolation structures and contact patterning
US20180240861A1 (en) * 2017-02-23 2018-08-23 International Business Machines Corporation Multilayer dielectric for metal-insulator-metal capacitor (mimcap) capacitance and leakage improvement
DE102017216937A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer
DE102017124596A1 (de) * 2017-10-20 2019-04-25 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
KR102516879B1 (ko) 2018-08-17 2023-03-31 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법
US11289375B2 (en) 2020-03-23 2022-03-29 International Business Machines Corporation Fully aligned interconnects with selective area deposition

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4752505A (en) * 1987-01-13 1988-06-21 Hewlett-Packard Company Pre-metal deposition cleaning for bipolar semiconductors
US4920403A (en) * 1989-04-17 1990-04-24 Hughes Aircraft Company Selective tungsten interconnection for yield enhancement
EP0815593B1 (en) * 1995-03-20 2001-12-12 Unitive International Limited Solder bump fabrication methods and structure including a titanium barrier layer
US5937303A (en) * 1997-10-29 1999-08-10 Advanced Micro Devices High dielectric constant gate dielectric integrated with nitrogenated gate electrode
US6165863A (en) * 1998-06-22 2000-12-26 Micron Technology, Inc. Aluminum-filled self-aligned trench for stacked capacitor structure and methods
US6184129B1 (en) * 1998-09-29 2001-02-06 Texas Instruments Incorporated Low resistivity poly-silicon gate produced by selective metal growth
US6445050B1 (en) * 2000-02-08 2002-09-03 International Business Machines Corporation Symmetric device with contacts self aligned to gate
US6429126B1 (en) * 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
KR100502407B1 (ko) * 2002-04-11 2005-07-19 삼성전자주식회사 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법
US6846741B2 (en) * 2002-07-24 2005-01-25 International Business Machines Corporation Sacrificial metal spacer damascene process
US6921978B2 (en) * 2003-05-08 2005-07-26 International Business Machines Corporation Method to generate porous organic dielectric
US6939764B2 (en) * 2003-06-24 2005-09-06 Micron Technology, Inc. Methods of forming memory cells having self-aligned silicide
US20050070109A1 (en) * 2003-09-30 2005-03-31 Feller A. Daniel Novel slurry for chemical mechanical polishing of metals
US7338888B2 (en) * 2004-03-26 2008-03-04 Texas Instruments Incorporated Method for manufacturing a semiconductor device having a silicided gate electrode and a method for manufacturing an integrated circuit including the same
US7145208B2 (en) * 2004-06-25 2006-12-05 United Microelectronics Corp. MOS transistor having a work-function-dominating layer
US7253049B2 (en) * 2004-12-20 2007-08-07 Texas Instruments Incorporated Method for fabricating dual work function metal gates
US7294890B2 (en) * 2005-03-03 2007-11-13 Agency For Science, Technology And Research Fully salicided (FUSA) MOSFET structure
TWI298545B (en) * 2006-04-24 2008-07-01 Au Optronics Corp Method for fabricating a thin film transistor
US7544594B2 (en) * 2006-06-28 2009-06-09 Intel Corporation Method of forming a transistor having gate protection and transistor formed according to the method
US7776729B2 (en) * 2006-11-30 2010-08-17 Intel Corporation Transistor, method of manufacturing same, etchant for use during manufacture of same, and system containing same
US7875519B2 (en) 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode

Also Published As

Publication number Publication date
WO2009142982A2 (en) 2009-11-26
US20110079830A1 (en) 2011-04-07
TW201007943A (en) 2010-02-16
US7875519B2 (en) 2011-01-25
US8294223B2 (en) 2012-10-23
WO2009142982A3 (en) 2010-03-04
US20090289334A1 (en) 2009-11-26
CN101981673A (zh) 2011-02-23
DE112009000670B4 (de) 2013-06-27
DE112009000670T5 (de) 2011-04-21

Similar Documents

Publication Publication Date Title
CN101981673B (zh) 金属栅结构及其制造方法
US8153492B2 (en) Self-aligned V-channel MOSFET
CN110957356B (zh) 半导体装置制造方法和半导体装置
US8512587B2 (en) Highly selective doped oxide etchant
US8207573B2 (en) Semiconductor devices with asymmetric recesses and gate structures that fill such recesses
CN101790778A (zh) 高k/金属栅极晶体管的接触部中的硅化物层
TW200403713A (en) MIM capacitor with metal nitride electrode materials and method of formation
CN100365762C (zh) 用于制造半导体器件的电容器的方法
CN109216198A (zh) 栅极堆叠结构及其形成方法
US20130105918A1 (en) Semiconductor device and manufacturing method thereof
US6261978B1 (en) Process for forming semiconductor device with thick and thin films
US11961731B2 (en) Method and structure for semiconductor interconnect
US20100276763A1 (en) Lga substrate and method of making same
US6867102B2 (en) Method for making a semiconductor device having a high-k gate dielectric
CN103871856A (zh) 金属栅极的形成方法
CN105097650B (zh) 接触插塞的形成方法
US6284653B1 (en) Method of selectively forming a barrier layer from a directionally deposited metal layer
CN105552117B (zh) 一种具有金属栅电极的半导体器件及其制造方法
CN103346126A (zh) 闪存存储单元的形成方法
US7679149B2 (en) Method of removing refractory metal layers and of siliciding contact areas
CN111863712B (zh) 半导体结构和形成半导体结构的方法
CN107731740B (zh) 半导体结构的形成方法
KR100554145B1 (ko) 반도체 소자의 트랜지스터 제조 방법
US20090170311A1 (en) Method for fabricating contact in semiconductor device
TW202431383A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant