CN101944837A - 用于控制功率晶体管的器件 - Google Patents

Abstract

本发明涉及一种用于JFET型晶体管的栅极控制器件，该晶体管包括栅极、漏极和源极，所述器件包括：-电压产生电路(11)，包括连接到该晶体管的栅极(G)的输出端(out2)，所述电路被设计为在该输出端处产生参考栅-源电压(V_REF)，该参考栅-源电压遵循预定的电压上升斜线，-电压限制电路(12)，被设计为在该JFET晶体管的端子处的栅-源电压(V_GS)已经达到预定的最大值(V_{GS_max})时将该参考栅-源电压(V_REF)限制到所述最大值。

Description

用于控制功率晶体管的器件

技术领域

本发明涉及用于功率晶体管的控制器件，更具体地涉及结型场效应晶体JFET。JFET晶体管将例如用诸如碳化硅或氮化镓之类的高带隙能量材料制成。这类晶体管可以特别用于具有脉宽调制(PWM)的逆变器中。

背景技术

人们已经就晶体管，特别是IGBT(绝缘栅双极型晶体管)型的晶体管的控制撰写了许多公开文献。

在晶体管的控制中，要解决的主要问题是如何控制晶体管的开关速度。为此，能够相互独立地控制电流随时间的变化(di/dt)和电压随时间的变化(dV/dt)是必不可少的。当晶体管接通时，目的是例如减小di/dt并增大dV/dt。但是，大多数情况下，已知的控制功能不能令人满意。

Petar J.Grbovic的题为“An IGBT Gate Driver for Feed-Forward controlTurn-on Losses and Reverse Recovery Current”-IEEE Transactions on PowerElectronics，Vol 23，N°2，March 2008，文献第643页描述了用于IGBT型晶体管的满意的控制器件。这类器件使得可以特别是限制晶体管接通时的损耗。选择栅极电阻器以提供在晶体管的开关损耗、与晶体管有关的续流二极管的反向传导电流的幅度和产生的电磁干扰之间的折衷。但是，此器件仍然不适合控制JFET型晶体管。在实践中，在JFET中，晶体管可以支持的最小接通电压和最大电压之间的电压范围非常有限。因此，JFET晶体管需要非常精确的控制器件，其中必须最优化开关性能特征。通过优化晶体管接通时的性能特征，因而可以减小开关损耗和电磁干扰。

发明内容

本发明的目的是提出一种用于JFET型晶体管的控制器件，其具有为了减小晶体管接通时的开关损耗和电磁干扰而优化的性能特征。

此目的是利用用于包括栅极、漏极和源极的JFET型晶体管的栅极控制器件实现的，所述器件的特征在于，它包括：

-电压产生电路，包括连接到晶体管的栅极的输出端，所述电路被设计为在该输出端处产生参考栅-源电压，该参考栅-源电压遵循预定的电压上升斜线，

-电压限制电路，被设计为在JFET晶体管的端子处的栅-源电压已经达到预定的最大值时将参考栅-源电压限制到所述最大值。

根据本发明的特定特征，该限制电路包括输入端和输出端，其中一电容器的端子处的电压施加于该输入端，并且在该输出端上产生该参考栅-源电压。

根据另一个特定特征，该限制电路包括双极型晶体管和比较装置，该比较装置比较该JFET晶体管的栅-源电压和该预定的最大值。

根据另一个特定特征，该限制电路包括二极管，并且该最大值由该双极型晶体管的导电阈值电压和该二极管的导电阈值电压的和来确定。

根据另一个特定特征，该电压产生电路包括串联连接的电阻器、感应器和电容器，形成连接在输入电路的输出端和该JFET晶体管的源极之间的RLC电路，该电压产生电路还包括钳位二极管，与该RLC电路的电容器并联连接在该限制电路的输入端和JFET晶体管的源极之间。

根据另一个特定特征，该电压产生电路包括两个串联的双极型晶体管，其两个基极是公关的并且连接到该限制电路的输出端。

根据另一个特定特征，该电压产生电路的第一双极型晶体管是PNP型的，第二晶体管是NPN型的，这两个晶体管的发射极端子是公共的。

根据另一个特定特征，该控制器件包括输入电路，被设计为在该输出端处产生用于该JFET晶体管的控制信号。

根据另一个特定特征，该器件包括栅极电阻器，连接在该晶体管的栅极和该电压产生电路的输出端之间。

根据另一个特定特征，该器件包括串联连接在该限制电路的第一输入端和地之间的二极管和电容器以及与该电容器并联连接的稳定二极管。

本发明还涉及一种功率转换器，具有倒相级，包括多个JFET型晶体管，每个JFET晶体管由上文定义的控制器件控制。

本发明可以应用于常断型或常通型的JFET晶体管的控制。

本发明的控制器件使得可以独立地控制经过晶体管的电流随时间的变化，因此可以控制由该变化以及晶体管的漏极和源极之间的电压变化产生的电磁干扰，因此可以控制开关损耗。

附图说明

其它的特征和优点将通过参考以示例方式给出并由附图示出的实施例、从下面的详细描述中显露出来，其中：

-图1表示本发明用于JFET型晶体管的控制的器件，

-图2示出了在图1所示的控制器件中的各个电流和电压参数的趋势，

-图3更具体地示出了用于本发明的控制器件中的电压限制电路，

-图4示出了本发明的器件的变形实施例，

-图5示出了在图4所示的器件中的电源电压和电流的趋势曲线。

具体实施方式

本发明的器件适用于JFET(结型场效应晶体管)型的晶体管的控制。

JFET晶体管是已知的功率电子开关，其包括控制栅极(G)，其功能是使能或阻止电流在漏极(D)和源极(S)之间经过。如果栅极和源极之间的电压V_GS接近于零，则这样的晶体管是常通型(ON type)的。这意味着，控制电压V_GS不存在时，漏极-源极路径是流通或导通的。相反，如果在栅极和源极之间不存在电压V_GS时漏极-源极路径不导通，则JFET晶体管是常断型(OFF type)的。

根据本发明，受控的JFET晶体管将优选地由例如碳化硅或氮化镓的宽带隙材料制成，以便在导通状态下呈现低阻抗(R_DSon)，因此产生有限的损耗并经受得起高电压(大于600V)。

常通JFET晶体管需要在栅极和源极之间施加负的电压V_GS，以便被关断。此电压通常在-5伏和-15伏之间。

常断JFET晶体管需要在栅极和源极之间施加正的电压V_GS，以便被接通。此正电压通常在+1伏和+3伏之间。

可以在范围从几千赫兹到几百千赫兹的开关应用(诸如，像速度变化的功率转换型应用，开关电源或不间断电源)中采用JFET晶体管。

以下在描述中，描述用于常断型JFET晶体管的控制的本发明的器件。显然，本发明的控制器件完全适合于常通型JFET晶体管的控制。

本发明的控制器件特别包括输入电路10、电压产生电路11、电压限制电路12和栅极电阻器R_G。

输入电路10被设计为在JFET晶体管的栅极产生控制信号。它包括串联的二极管D和两个开关S1、S2。输入电路10的输出端连接到位于这两个开关之间的点。输入电路10被设计为产生电源输入电压V_GG，其可以采用被指定为V_CC的正值，例如等于+5V以接通JFET，并且可以采用被指定为V_EE的负值，范围从-15V到-20V，以关断JFET晶体管。

电压产生电路11连接到输入电路10的输出端，并且被设计为根据预定的电压上升斜线(ramp)产生参考栅-源电压V_REF(以下指定为参考电压V_REF)。参考电压V_REF斜线的斜率大致是恒定的。

电压产生电路11特别包括无源RLC电路和钳位二极管D_Z。RLC电路的电阻器R、感应器L和电容器C串联连接在输入电路10的输出端和受控JFET晶体管的源极S之间。在此，钳位二极管D_Z与RLC电路的电容器C并联连接。位于感应器L和电容器C之间的连接点连接到电压限制电路12的第一输入端(in1)。电压产生电路11还包括串联的两个双极型晶体管Q1、Q2。晶体管Q1是NPN型的，并且它的集电极(C)连接到正电压V_CC。晶体管Q2是PNP型的，其发射极(E)连接到晶体管Q1的发射极(E)，其集电极(C)连接到负电压V_EE。两个晶体管Q1、Q2的基极(B)是公共的，连接到晶体管Q1、Q2的两个基极的连接点连接到电压限制电路12的输出端(out1)。

图3所示的电压限制电路12在此包括电阻器R1、R2、R3、二极管D1和D2、电容器C3和NPN型双极型晶体管Q3。因而，电压限制电路12的第一输入端(in1)经由电阻器R1直接连接到限制电路的输出端(out1)。限制电路的第二输入端(in2)连接到正的电源电压V_CC并经由电阻器R2连接到限制电路的输出端(out1)。电容器C3和电阻器R3串联连接在限制电路12的第三输入端(in3)和公共端子(com)之间。限制电路12的第三输入端(in3)连接到JFET晶体管的栅极G，而公共端子(com)连接到JFET晶体管的源极S。二极管D1连接在限制电路12的输出端(out1)和晶体管Q3的集电极C之间，而晶体管Q3的发射极连接到公共端子(com)。在此，二极管D2连接在晶体管Q3的基极和位于串联的电阻器R3和电容器C3之间的连接点之间。

用这种方法，电容器C的端子处的电压V_C施加于限制电路12的第一输入端(in1)和连接到JFET的源极S的公共端子(com)之间。此外，JFET晶体管的栅-源电压V_GS施加于限制电路12的第三输入端(in3)和公共端子(com)之间。

电压产生电路的输出端(out2)经由栅极电阻器R_G连接到受控JFET晶体管的栅极。电压产生电路11传送的参考电压V_REF施加于电压产生电路11的输出端out2和JFET晶体管的源极S之间。

本发明的原理是优化JFET晶体管的接通。为了加速JFET晶体管的接通，必须使得栅电流i_G足够高。但是，传导损耗和电磁干扰必须保持有限。

接通过程可以分成四个单独的阶段，以下参考图2给出这四个阶段的细节：

阶段1

用于接通JFET晶体管的信号被发送到控制器件，以使得开关S2闭合并且经由二极管D为RLC电路充电。在开关S2闭合之后，电容器C的端子处的电压V_C从电源负值V_EE增加到零。参考电压V_REF根据斜率为dV_REF/dt预定的斜线增大，还根据相同的斜率，稍微延迟地导致受控JFET晶体管的端子处的栅-源电压V_GS增大。在此第一阶段期间，栅-源电压V_GS小于用于接通JFET的阈值V_{GS_th}。因此，漏极电流i_D为零。

阶段2

栅-源电压V_GS达到用于接通JFET的阈值V_{GS_th}。因此，漏极电流i_D开始经过漏极D和源极S之间的JFET。随着栅-源电压V_GS继续增大，漏极电流i_D也根据使栅-源电压V_GS增大的斜率和JFET晶体管的特征增大。因此，漏极电流i_D的变化由栅-源电压V_GS的变化控制，因此由参考电压V_REF控制。

阶段3

漏极电流i_D达到充电电流i_LO的值，并且漏源电压V_DS开始下降。漏源电压V_DS的下降与栅电流i_G的显著增加有关。漏源电压V_DS的下降归因于JFET晶体管的Miller效应。在Miller曲线的平坦段上，由于晶体管处于有源区，栅-源电压V_GS是恒定的，引起漏极电流i_D保持恒定于充电电流I_LO的值。由于参考电压V_REF继续增大以达到正电压V_CC，因此注入在JFET晶体管的栅极G的电流i_G也增大。在实践中，参考电压V_REF和栅-源电压V_GS之间的差对应于栅极电阻器R_G的端子处的电压V_G。因而，参考电压V_REF和栅-源电压V_GS之间的差越大，注入在JFET晶体管的栅极G上的电流i_G越大。此外，如果栅极电阻器R_G具有特别低的值，则栅电流i_G显著地增大。如果我们假定栅极电阻器R_G具有低值，例如几欧姆，则由此栅电流i_G可以较高，并且栅电流i_G越高，漏源电压V_DS的下降越快。因而，电压漂移受到限制，并且接通JFET晶体管时的开关损耗减小。

阶段4

一旦漏-源电压V_DS接近于零，栅-源电压V_GS按照参考电压V_REF的进展而继续增大。但是，当栅-源电压V_GS达到最大值V_{GS_max}时，栅-源电压V_GS必须受到限制以便避免损坏元件。为此，参考电压V_REF减小到最大值V_{GS_max}以便将将栅-源电压限制到最大值V_{GS_max}。

接通晶体管时耗散的能量由以下关系表达：

$\mathrm{Eon}\≅\frac{1}{2}(\frac{V_{\mathrm{BUS}}\·{\left(I_{L0}\right)}^2}{{\mathrm{di}}_D/\mathrm{dt}}+\frac{C_{\mathrm{DS}}\·I_{L0}\·V_{\mathrm{BUS}}^2}{i_G})=\frac{1}{2}(\frac{V_{\mathrm{BUS}}\·{\left(I_{L0}\right)}^2}{f_1(\mathrm{dVgs}/\mathrm{dt})}+\frac{C_{\mathrm{DS}}\·I_{L0}\·V_{\mathrm{BUS}}^2}{f_2\left(R_G\right)})$

由此公式中，可以看出开关损耗取决于栅-源电压V_GS随时间的变化以及栅电流i_G的幅度。

在工作阶段4期间，通过图3所示的限制电路12，参考电压V_REF被限制在最大值V_{GS_max}。当施加于限制电路的第三输入端(in3)和公共端子(com)之间的栅-源电压V_GS小于晶体管Q3的导电阈值电压V_BE和限制电路12的二极管D2的导电阈值电压V_D2的总和时，晶体管Q3被阻断，并且电容器C的端子处的电压V_C被直接传送到限制电路12的输出端(out1)。当栅-源电压V_GS变为大于晶体管Q3的导电阈值电压与二极管D2的导电阈值电压的总和时，晶体管Q3开始导通，这具有限制施加于限制电路12的输出端(out1)的电压的效果。由于施加于输出端(out1)的电压是参考电压V_REF，因此栅-源电压V_GS将自动地被限制。由于V_{GS_max}≤V_BE+V_D2，并且假定晶体管Q3的导电阈值电压V_BE为0.7V以及二极管D2的导电阈值电压V_D2为0.7V，因此最大栅-源电压V_{GS_max}为1.4V。在图3所示的限制电路12中，电阻器R3和电容器C3形成低通滤波器，采用该低通滤波器来过滤掉栅-源电压V_GS上的高频噪声，并且使得可以限制最大栅-源电压V_{GS_max}的调节的不稳定性。一旦JFET晶体管的开关完成，电阻器R2就被用作晶体管Q3的偏压电阻器。

图4示出了图1的器件的变形实施例。如前所述，栅-源电压V_GS必须是稍微正值的以接通JFET晶体管。为此，具有上文指定为V_CC的正的电源电压是必不可少的。图4的变形涉及消除电源电压的正电的部分以及直接在控制器件中产生此正的电源电压，这使得可以降低控制器件的电源系统的复杂度。为此，控制器件包括二极管D_B(称为升压二极管)、电容器C_B(称为升压电容器)和二极管D_S。二极管D_B和电容器C_B串联连接在限制电路12的第一输入端in1和地之间。二极管D_S与电容器C_B并联连接。

参考图5，在时刻t0，用于接通JFET晶体管的信号被发送到控制器件，使得开关S2闭合以及栅极控制电压V_GG出现。电容器C被充电，因此它的电压V_C从负的电源电压V_EE经过零增加到正的电源电压V_CC。在时刻t1，电容器C的端子处的电压达到值V_CC，并且二极管D_B开始传导电流。存储在感应器L中的能量取决于最大电流I_M，因此可以被释放到电容器C_B中。不管JFET晶体管在什么时刻被接通，释放到电容器C_B中的能量的量都是相等的。因此，此能量使得可以覆盖控制器件的电源的正电的部分，由此保持电压V_CC。最大电压由齐纳二极管D_S稳定。在时刻t2，经过电感器的电流变为零，并且维持在零，因为二极管D被阻断。电容器C保持被充电在正电压V_CC。

Claims (11)

1.用于JFET型晶体管的栅极控制器件，该晶体管包括栅极、漏极和源极，所述器件的特征在于，它包括：

-电压产生电路(11)，包括连接到该晶体管的栅极(G)的输出端(out2)，所述电路被设计为在该输出端处产生参考栅-源电压(V_REF)，该参考栅-源电压遵循预定的电压上升斜线，

-电压限制电路(12)，被设计为在该JFET晶体管的端子处的栅-源电压(V_GS)已经达到预定的最大值(V_{GS_max})时将该参考栅-源电压(V_REF)限制到所述最大值。

2.根据权利要求1所述的器件，其特征在于，该限制电路包括一输入端(in1)和一输出端，其中一电容器(C)的端子处的电压施加于该输入端，该输出端被设计为产生该参考栅-源电压(V_REF)。

3.根据权利要求1或2所述的器件，其特征在于，该限制电路(12)包括双极型晶体管(Q3)和比较装置，该比较装置比较该JFET晶体管的栅-源电压(V_GS)与该预定的最大值(V_{GS_max})。

4.根据权利要求3所述的器件，其特征在于，该限制电路(12)包括二极管(D2)，并且其特征在于，该最大值由该双极型晶体管(Q3)的导电阈值电压(V_BE)与该二极管(D2)的导电阈值电压(V_D2)的总和确定。

5.根据权利要求1到4中的一个所述的器件，其特征在于，该电压产生电路(11)包括串联连接的电阻器(R)、电感器(L)和电容器(C)，形成连接在输入电路(10)的输出端和该JFET晶体管的源极之间的RLC电路，该电压产生电路(11)还包括钳位二极管(D_Z)，与该RLC电路的电容器(C)并联连接在该限制电路(12)的输入端(in1)和该JFET晶体管的源极之间。

6.根据权利要求5所述的器件，其特征在于，该电压产生电路(11)包括串联的两个双极型晶体管(Q1、Q2)，这两个晶体管的两个基极是公共的并且连接到该限制电路(12)的输出端(out1)。

7.根据权利要求6所述的器件，其特征在于，该第一双极型晶体管(Q1)是PNP型的，第二晶体管(Q2)是NPN型的，这两个晶体管的发射极端子是公共的。

8.根据权利要求1所述的器件，其特征在于，它包括输入电路(10)，被设计为在该输出端处产生用于该JFET晶体管的控制信号。

9.根据权利要求1到8中的一个所述的器件，其特征在于，它包括连接在该晶体管的栅极(G)和该电压产生电路(11)的输出端(out2)之间的栅极电阻器(R_G)。

10.根据权利要求1所述的器件，其特征在于，它包括串联连接在该限制电路(12)的第一输入端(in1)和地之间的二极管(D_B)和电容器(C_B)以及与该电容器(C_B)并联连接的稳定二极管。

11.一种功率转换器，具有倒相级，包括多个JFET型晶体管，其特征在于，每个JFET晶体管由根据前述权利要求中的一个定义的控制器件控制。

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